专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及使用SiP技术的系统LSI那样的多功能半导体装置及其制造方法。
背景技术：
近几年来，由于半导体技术的发展，在一个半导体芯片上实现在插件板上实现的系统的系统LSI将成为主流。
在系統LSI中，在芯片上往往混装DRAM和快速存储器等。但是这种被混装的存储器与逻辑部分比较将产生微细化的速度慢的问题和混装工艺开发的时间长而且非常困难的问题。
在这样的状况下，通过将多个半导体芯片密封在一个组件中实现系统LSI的SiP(System in Pacage)技术正在引人注目。SiP技术根据它的形态大致可以分为2种。第1种是在作为基底的半导体芯片(以下，表示为母芯片)上使被粘贴的芯片(以下，表示为子芯片)的表面面对面，并使用凸起(bump)进行安装的方法。由于子芯片向下，因此该方法叫做倒装法。第2种是将子芯片的背面粘结在母芯片的上面的方法。在该方法中，各自芯片的连接是直接或经由引线利用连接线进行。由于子芯片向上，因此该方法叫做正装法。
图12(a)，(b)是表示现有的半导体装置的构造的断面图。图12(a)所示的半导体装置采取现有的倒装方式，并由管心垫片201、在管心垫片201上所形成的母芯片202、在母芯片的上面向下安装的子芯片203、连接母芯片202和子芯片203的凸起204、用于将母芯片202与外部连接的引线205、以及在电路上连接引线205和母芯片202的连接线206构成。另一方面，图12(b)所示的半导体装装置由管心垫片211、在管心垫片211上形成的母芯片212、在母芯片212上向上安装的子芯片213、用于将半导体芯片与外部连接的引线215、以及在电路上连接引线215和母芯片212的连接线216构成。
但是，在现有的半导体装置中产生以下不合适的情况。
首先，在SiP技术中，由于技术进步引起的工艺规则的微细化，将使对噪声和热的耐受性降低。另一方面，由于电源电压的低电压化和工作频率的高速化加速发展，因此产生辐射噪声的增大、芯片发热量的增加和散热效率的下降等不合适情况。这些不合适情况成为误动作的原因。
而且，在采取倒装方式的场合，由于在安装后在子芯片的表面所形成的连接垫片被隐藏，因此不能经由连接垫片进行子芯片单体的检查。另外，也有在晶片状态的芯片形成区域的面积效率降低的不合适情况。
另外，在采取正装方式的场合，用于电气连接的连接线将变长，与邻接的端子的串音的噪声影响变大。另外，容易产生在芯片粘结中使用的胶合剂引起的装置内的污染。而且，还有伴随安装工序的自动化等，在芯片彼此连接时产生认错芯片方向等危险。
本发明的目的在于通过谋求解决上述那样不合适情况的办法，提供可靠性高、能更小型化的半导体装置及其制造方法。
发明内容
本发明的第1半导体装置具备第1半导体芯片，安装在上述第1半导体芯片上的至少1个第2半导体芯片，以及在上述第2半导体芯片的背面上被形成，与被电位稳定用的连接构件所连接的连接构件在电路上被连接的导体膜。
据此，具有高的导热率和低电阻的导体膜连接在第2半导体芯片的背面上，因此，将提高散热性能，并使第2半导体芯片的电位的稳定化成为可能，而且，能够防止噪声从第1半导体芯片和第2半导体芯片传导到周围。
上述第2半导体芯片可以使主面向下装载在上述第1半导体芯片上。上述导体膜可以从上述第2半导体芯片的上述背面上延伸到上述第1半导体芯片上的一部分中并形成。
上述第2半导体芯片使主面向上装载在上述第1半导体芯片上，上述导体膜中的一部分被夹在上述第1半导体芯片和第2半导体芯片之间被形成，上述导体膜中的其它部分暴露在上述第1半导体芯片的上面，通过上述连接构件与上述其它部分连接，能够防止噪声从第1半导体芯片向第2半导体芯片传导。
上述第2半导体芯片在上述第1半导体芯片上被形成多个，上述导体膜通过经过多个上述第2半导体芯片的上述背面上面被形成，就能够汇集在多个第2半导体芯片的背面上面形成导体膜。
本发明的第2半导体装置具备第1半导体芯片，被设置在上述第1半导体芯片的上部、在电路上与稳定电位用的构件连接的导体图形，被设置在上述第1半导体芯片的上部、与上述导体图形绝缘的第1芯片一侧连接垫片，以及被设置在上述第2半导体芯片的下部、在电路上与上述第1连接垫片连接的第2芯片一侧连接垫片，上述导体图形和上述第1芯片一侧连接垫片由共同的膜被形成图形。
据此，具有高的导热率和低电阻的导体图形就会位于第2半导体芯片的下面，因此能够谋求基片电位的稳定化，而且，由于导电图形作为噪声屏蔽起作用，因此能够防止噪声从第1半导体芯片向第2半导体芯片传导。
上述稳定电位用的构件可以是上述第1半导体芯片的电源线。
本发明的第3半导体装置具备第1半导体芯片，使主面向下被装载在上述第1半导体芯片的上方的第2半导体芯片，被设置在上述第2半导体芯片的下部的第2芯片一侧连接构件，以及在电路上与上述第2芯片一侧连接构件连接、从平面上看至少一部分位于上述第2半导体芯片的外部的检查用的构件。
据此，在装载了第2半导体芯片之后，通过使用检查用的构件，在第2半导体芯片或第1半导体芯片上也能够进行独立的检查。
上述检查用的构件的上述一部分从平面上看可以位于上述第2半导体芯片的外围部分，上述第2半导体芯片可以通过上述检查用的构件能与外部设备进行存取。
在上述第1半导体芯片的上部，形成上述检查用的构件，上述检查用的构件和上述第2芯片一侧连接构件通过由配线连接，在预先形成检查用的构件的第1半导体芯片的上面装载第2半导体芯片之后，能够通过使用相同的检查用的构件进行第1半导体芯片和第2半导体芯片的检查。
在上述第1半导体芯片的上部，设置第1芯片一侧连接构件，上述检查用的构件的上述一部分比上述第2半导体芯片所形成的区域更延伸到外部，上述检查用的构件的其它部分通过被夹在上述第1芯片一侧连接构件和上述第2芯片一侧连接构件之间，在将第2半导体芯片装载在第1半导体芯片的上面时通过夹住检查用的构件，能够通过使用相同的检查用的构件进行第1半导体芯片和第2半导体芯片的检查。
上述检查用的构件的一部分通过由绝缘膜覆盖，能够防止检查用的构件彼此之间的短路。
该半导体装置通过还具备用于根据给上述检查用的构件的外加信号使上述第1半导体芯片和上述第2半导体芯片个别地变成有源(active)的电路，能够对第1半导体芯片和第2半导体芯片进行独立的控制。
本发明的第4半导体装置具备第1半导体芯片，使主面向下装载在上述第1半导体芯片上的第2半导体芯片，被设置在上述第2半导体芯片的上部的第2芯片一侧连接构件，以及与上述第2芯片一侧连接构件连接，并在晶片状态下与在划片带上存在的检查用的构件连接的配线。据此，在晶片状态下，能够使用装载在划片带上的检查用的构件进行第2半导体芯片的检查，并在检查后，能使检查用的构件与第2半导体芯片分离，因此能够缩小第2半导体芯片的面积。
本发明的第5半导体装置具备第1半导体芯片，被设置在第1半导体芯片的上部的第1芯片一侧连接构件，使主面向下装载在上述第1半导体芯片的上方的第2半导体芯片，以及与上述第1芯片一侧连接构件连接，并在晶片状态下与在划片带上所形成的检查用的构件连接的配线。
据此，在晶片状态下，使用装载在划片带上的检查用的构件进行第1半导体芯片的检查，在检查后，能使检查用的构件与第1半导体芯片分离，因此能够缩小第1半导体芯片的面积。
本发明的第6半导体装置具备基底，装载在上述基底上的半导体芯片，被设置在上述半导体芯片的一部分中的第1端子和第2端子，一端连接到上述第1端子，另一端与第1外部端子连接的信号传输用的配线，以及位于上述信号传输用的配线的侧面，一端连接到上述第2端子，另一端与第2外部端子连接，用于除去上述信号传输用的配线的杂音的屏蔽用的配线。
据此，由于位于信号传输用的配线的周围的屏蔽用的配线作为屏蔽起作用，因此能够减小信号传输用的配线受周围噪声的影响。
此外，第1外部端子和第2外部端子被设置在半导体芯片的外部。
上述信号传输用的配线通过用上述屏蔽用的配线夹住，能够够更可靠地减小对信号传输用的配线的噪声的影响。
上述基底是第2半导体芯片，还具备被设置在上述第2半导体芯片的一部分中第3端子和第4端子，一端与第3外部端子连接的第2信号传输用的配线被连接在上述第3端子，通过还具备位于上述第2信号传输用的配线的周围，一端连接到上述第4端子，其它端子与第4外部端子连接，用于保护上述第2信号传输用的配线的第2屏蔽用的配线，尤其在SiP方式的场合，能够有效地抑制为使信号传输用的配线变长而容易加大的噪声的影响。
此外，第3外部端子和第4外部端子被设置在第1半导体芯片和第2半导体芯片的外部。
上述第2外部端子和上述第4外部端子由于是连接到电源线的共同的电源环路(ring)，因此能够减少形成的外部端子的个数。
上述第2端子和上述第4端子由于是介于上述半导体芯片和第2半导体芯片之间的共同的导体膜，因此能够减少形成的第2端子和第4端子的个数。
本发明的第7半导体装置具备第1半导体芯片，装载在上述第1半导体芯片的上方的第2半导体芯片，用于粘结上述第1半导体芯片和上述第2半导体芯片的粘结剂，以及在上述第半导体芯片上被形成，用于阻止上述粘结剂的蔓延的粘结剂阻止机构。
因此，能够防止粘结剂引起的第1半导体芯片等的污染。
本发明的第8半导体装置具有第1半导体芯片，装载在上述第1半导体芯片上的第2半导体芯片，以及在上述第1半导体芯片上被形成，用于指定在上方第1半导体芯片中的平面上的配置方向的连接用的构件。
因此，当在第1半导体芯片上装载第2半导体芯片时，能够防止第2半导体芯片的方向的弄错。
本发明的半导体装置的制造方法是在第1半导体芯片上装载第2半导体芯片的半导体装置的制造方法，它具备在上述第1半导体芯片的一部分上面形成第1芯片一侧连接构件的工序(a)，在上述第2半导体芯片的一部分上面形成第2芯片一侧连接构件的工序(b)，以及将检查用的部件的一部分夹在上述第1芯片一侧连接构件和上述第2芯片一侧连接构件之间，并在上述第1半导体芯片上装载上述第2半导体芯片的工序(c)。
因此，在上述工序(c)的后面，通过使用检查用的构件，也能够进行第1半导体芯片和第2半导体芯片的独立的检查。
上述检查用的构件的侧面的至少一部分用绝缘膜覆盖，并在上述工序(c)中，通过增加压力将上述第2半导体芯片装载在上述第1半导体芯片上，能够防止检查用的构件彼此之间的短路。
图1(a)～(c)是用于说明第1实施形态的半导体装置的构造的端面图。
图2(a)，(b)是表示在第2实施形态的第1半导体装置中连接母芯片和子芯片时的工序的平面图和II-II断面的断面图。
图3(a)，(b)是表示在第2实施形态的第2半导体装置中连接母芯片和子芯片时的工序的平面图和III-III断面的断面图。
图4(a)～(c)是表示采取第3实施形态的倒装形态的半导体装置的构造平面图和电子电路图。
图5(a)～(c)是表示第4实施形态的晶片状态的芯片的平面图。
图6(a)～(f)是表示在第5实施形态的半导体装置的制造工序中，在母芯片上装载子芯片的工序的平面图和斜视图。
图7(a)～(d)是表示在第6实施形态的半导体装置的制造工序中，在母芯片上装载子芯片的工序的平面图。
图8(a)，(b)是表示第7实施形态的半导体装置的构造的平面图。
图9是表示第7实施形态的半导体装置的构造的平面图。
图10(a)，(b)是表示第8实施形态的半导体装置的构造的平面图和X-X断面的断面图。
图11是表示在第9实施形态中装载子芯片之前的母芯片的平面图。
图12(a)，(b)是表示现有的半导体装置的构造的断面图。
具体实施例方式
(第1实施形态)以下，一边参照图1(a)～(c)，一边说明关于第1实施形态。
图1(a)，(b)是表示本实施形态的倒装方式的半导体装置的构造的断面图。
如图1(a)所示那样，本实施形态的第1倒装方式的半导体装置采取在图12(a)所示的半导体装置的子芯片203的背面上形成导体膜的构成。就是说，图1(a)所示的第1半导体装置由管心垫片1、在管心垫片1上设置的厚度为50～200μm的母芯片2、在母芯片2上装载的主面向下的厚度为50～200μm的子芯片3、在子芯片3上装载的背面(上面)上形成的导体膜7、连接母芯片2和子芯片3的凸起4、用于连接母芯片和外部的引线5、以及在电路上连接引线5和母芯片2的连接线6组成。此处，母芯片2和子芯片3的厚度可以是50μm以下。
导体膜7与以子芯片3为主构成的硅(Si)比较，具有高导热率和低电阻，因此通过形成该导体膜7，能提高散热性能，抑制来自母芯片2，子芯片3的辐射噪声的放出。另外，导体膜7通过经由连接线6，引线5在电路上与外部的构件连接使基片电位稳定化。
本实施形态，尤其通过适用于由于使半导体芯片在纵方向重叠安装，因此噪声的影响大、散热效率低的SiP技术，能够获得好的效果。
如图1(b)所示那样，本实施形态的第2倒装方式的半导体装置采取图12(a)所示的现有的半导体装置的子芯片203用导体膜覆盖的构成。就是说，图1(b)所示的第2半导体装置由管芯垫片1、在管心垫片1上设置的母芯片2、使主面向下装载在母芯片2上的子芯片3、连接母芯片2和子芯片3的突起4、用于连接母芯片和外部的引线5、在电路上连接引线5和母芯片2的连接线6、以及覆盖子芯片3的导体膜8组成。通过形成该导体膜8能得到与图1(a)所示的第1半导体装置相同的效果。而且，具有能汇集多个子芯片并用导体膜8覆盖的优点。
图1(c)是表示本实施形态的正装方式的半导体装置的构造的断面图。如图1(c)所示那样，在本实施形态的正装的半导体装置中采取将导体膜夹在图12(b)所示的现有半导体装置的母芯片212和子芯片213之间的构成。就是说，图1(c)所示的半导体装置由管心垫片11，被设置在管心垫片11上的母芯片12，使主面向上被设置在母芯片12的上方的子芯片13，被设置夹在母芯片12和子芯片13之间的导体膜17，用于连接母芯片和外部的引线15，以及在电路上连接引线15和母芯片12的连接线16构成。通过形成导体膜17，使子芯片13的基片电位稳定化，并提高散热性能。而且，通过使导体膜17作为噪声屏蔽起作用，以及导体膜17和管心垫片11形成电容器，能防止从母芯片12辐射的噪声对子芯片产生影响。另外，也能够将多个子芯片汇集并形成在1个导体膜17上。
(第2实施形态)以下，一边参照图2(a)、(b)，图3(a)、(b)一边说明关于第2实施形态。
图2(a)、(b)是表示在本实施形态的第1半导体装置中连接母芯片和子芯片时的工序的平面图和II-II断面的断面图。本实施形态的第1半导体装置由采取倒装方式的、厚度为50μm～200μm的母芯片21，装载在母芯片21上的、厚度为50μm～200μm的子芯片22，用于使半导体芯片连接到外部的引线23，以及连接引线23和母芯片21的电位固定用的垫片20的连接线24构成。此处，母芯片21和子芯片22的厚度可以是50μm以下。
在母芯片21的上面的一部分中形成由导体组成的连接用的垫片25，在母芯片21的上面之中，在将形成连接用的垫片25的部分包围起来的部分中，在通过绝缘体与连接用的垫片25绝缘的状态下，形成导体图形26。导体图形26通过电位固定用的垫片20，连接线24被连接到引线23。在子芯片22的下面的一部分中，形成由导体组成的连接用的垫片27，在连接用的垫片27的下面形成凸起28。母芯片21的连接用的垫片25和子芯片的连接用的垫片27通过凸起28被连接。此外，虽然只在图2(b)中被示出而在图2(a)中没有示出，在母芯片21的上面之中但在连接用的垫片25和凸起28的连接部分以及电位固定用的垫片20所形成的部分以外由钝化膜29覆盖。
在本实施形态的第1半导体装置中，通过使导体图形26作为噪声屏蔽起作用，能够防止从母芯片21向子芯片22的方向辐射的噪声。
图3(a)，(b)是表示在本实施形态的第2半导体装置中连接母芯片和子芯片时的工序的平面图以及III-III断面的断面图。在本实施形态的第2半导体装置中，在母芯片21的一部分中形成电位固定用的垫片30代替在图2(a)，(b)所示的第1半导体装置中形成引线23和连接线24。电位固定用的垫片30被连接到母芯片21的电源线(VDD或VSS)，因此，母芯片21的电位被稳定化。在图3(a)，(b)所示的半导体装置中也能够得到与图2(a)，(b)所示的半导体装置相同的效果。
(第3实施形态)以下，一边参照图4(a)～(c)一边说明关于第3实施形态。
图4(a)，(b)是表示采取本实施形态的倒装形态的半导体装置的平面图。如图4(a)，(b)所示那样，本实施形态的半导体装置由厚度为50μm～200μm的母芯片31，装载在母芯片31上的厚度为50μm～200μm的子芯片32，与子芯片32的下面(主面)连接的连接用的垫片33，在母芯片31上所形成的检查用的垫片34，在电路上将连接用的垫片33和检查用的垫片34连接起来的垫片之间配线35，以及用于使母芯片31与外部连接的外部连接用的垫片36构成。此处，母芯片31和子芯片32的厚度可以是50μm以下。
根据这样的构成，即使在母芯片31上装载了子芯片32以后，也能通过经由检查用的垫片34直接进行子芯片32的检测。
图4(c)是表示本实施形态的半导体装置的构成的电子电路图。如图4(c)所示那样，在本实施形态的半导体装置中，在母芯片3 1中具有输入信号用的端子41a，输出信号用的端子42a，输入输出信号用的端子43a，以及母芯片控制信号用的端子44，在子芯片32中，具有输入信号用的端子41b，输出信号用的端子42b，输入输出信号用的端子43b，以及子芯片控制信号用的端子45。
因此，母芯片31和子芯片32的独立的控制成为可能。例如，若通过发送只将母芯片31变成有源的控制信号，将母芯片31的输入、输出、输入输出信号变成HiZ状态，那么就能够进行子芯片32单独的检查。另外，若通过发送只将子芯片32变成有源的控制信号，将子芯片32的输入、输出、输入输出信号变成HiZ状态，那么就能够进行母芯片31单独的检查。
根据以上的情况，在本实施形态的半导体装置中，即使在母芯片31上装载了子芯片32以后，通过经由检查用的垫片34，也能够直接进行子芯片32的检测。就是说，在子芯片的检查中，能够将检测图形输入到形成多个的检查用的垫片34中的任何一个，并能使其从其它检查用的垫片34输出。根据以上情况，在子芯片32的检查时，因为没有必要象以前那样从母芯片输入输出检测图形，所以能够谋求检测图形的简略化。
此外，作为上述的检查的例子，可以列举确认母芯片31和子芯片32的电气连接的检测、子芯片的性能检测等。
例如，在装载母芯片31处理图象的电路，以及装载子芯片32处理声音的电路的场合，通过使用检查用的垫片34，能进行图象和声音的合成，同时进行个别的检查。在母芯片31装载逻辑电路，子芯片32装载存储器的场合，也能够同时进行个别的检查。
(第4实施形态)以下，一边参照图5(a)～(c)一边说明关于采取第4实施形态的倒装方式的半导体装置。
图5(a)是表示本实施形态的晶片状态的子芯片的平面图。如图5(a)所示那样，晶片可以分成子芯片51被形成的区域和子芯片51没有被形成的划片带52。并且，在子芯片51上形成连接用的垫片53，在划片带52上形成检查用的垫片54。连接用的垫片53和检查用的垫片54通过垫片间的配线55在电路上被连接。
通过采取这种构成，在晶片状态下，能够使用检查用的垫片54进行子芯片51的检查，并在检查后，能够使子芯片51与划片带52分离。根据这种情况，因为通过从面积小的连接用的垫片53到划片带52上的检查用的垫片54采取电气连接，在子芯片51内没有必要设置面积大的检查用的垫片，所以能够缩小子芯片51的面积。
图5(b)是表示本实施形态中的晶片状态的母芯片的平面图。此外，在该状态中，子芯片还未装载在母芯片上。如图5(b)所示那样，晶片可分成母芯片56被形成的区域和母芯片56没有被形成的划片带57。而且，在母芯片56上形成连接用的垫片58，在划片带57上形成检查用的垫片59。连接用的垫片58和检查用的垫片59通过垫片间配线60被电气连接。而且，在母芯片56中形成外部连接用的垫片61。
通过采取该构成，在晶片状态中，能够使用检查用的垫片59进行母芯片56的检查，并在检查后，能够使母芯片56与划片带57分离。根据这种情况，因为没有必要在母芯片56内设置检查用的垫片59，所以能够缩小母芯片56的面积。而且，在母芯片56中能够扩大可装载子芯片的区域。
此处，图5(c)是表示在由图5(b)所示的晶片所形成的母芯片56上装载了子芯片62的状态的断面图。通过采取图5(c)所示的构成，在晶片状态中，能将子芯片62装载在母芯片56上进行检查，在检查后，能使母芯片56与划片带57分离。根据这种情况，能够缩小母芯片56的面积。而且，在装载子芯片62后，通过使用检查用的垫片59，能对子芯片62进行直接的检查和全部的检查。
此外，在图5(c)中，可以装载图5(a)所示的子芯片51。
(第5实施形态)以下，一边参照图6(a)～(f)一边说明关于第5实施形态的倒装方式的半导体装置。图6(a)～(f)是表示在本实施形态的半导体装置的制造工序中间，将子芯片装载在母芯片上的工序的平面图和斜视图。
图6(a)是具有由在本实施形态中使用的导体组成的检查用的引线70的检查用的引线框架71。
在图6(b)所示的工序中，将检查用的引线框架71装载在厚度为50μm～200μm的子芯片72上。此处，装载检查用的引线框架71以便检查用的引线70的顶端附近的部分连接到子芯片72上的子芯片一侧连接用的凸起73。
接着，在图6(c)所示的工序中，从检查用的引线框架71切断检查用的引线70。
此处，图6(d)表示在本实施形态中使用的厚度为50μm～200μm的母芯片74，在母芯片74中形成用于与子芯片一侧连接用的凸起73连接的母芯片一侧连接用的凸起75。
而且，在图6(e)所示的工序中，在母芯片74上装载子芯片72。这时，如图6(f)所示那样，做到在母芯片一侧连接用的凸起75和子芯片一侧连接用的凸起73之间夹住检查用的引线70。因此，检查用的引线70在比子芯片72位置的部分更靠外侧以露出的状态被固定。
在本实施形态中，通过使用检查用的引线70的检查，能够得到与第3实施形态相同的效果。就是说，在子芯片的检查时，象以前那样因为不需要从母芯片输入输出检测图形，所以能够谋求检测图形的简略化，而且，能够以更接近实际驱动时的状态进行检查。
此外，在本实施形态的半导体装置中，也可以形成与第3实施形态的电路相同的电路。在本实施形态中使用的母芯片74和子芯片72的厚度可以是50μm以下。
(第6实施形态)以下，一边参照图7(a)～(d)，一边说明关于第6实施形态的倒装方式的半导体装置。图7(a)～(d)是表示在本实施形态的半导体装置的制造工序中将子芯片装载在母芯片上的工序的平面图。
图7(a)是具有由在本实施形态中使用的导体组成的检查用的引线80的子芯片81。在接近子芯片81的表面上的中间边缘部分的部分中，形成子芯片一侧连接用的垫片(未图示)。在子芯片一侧连接用的垫片上形成如图7(b)所示那样的检查用的引线80，检查用的引线80的侧面被绝缘膜82覆盖。
图7(c)表示在本实施形态中使用的母芯片83，在母芯片83中形成用于与子芯片一侧连接用的垫片连接的母芯片一侧连接用的垫片84。
图7(d)表示在本实施形态的母芯片83中装载子芯片81的工序。在装载了子芯片81后，通过施加压力以便挤压检查用的引线80，使被挤压的检查用的引线80被夹在子芯片一侧连接用的垫片和母芯片一侧连接用的垫片84之间。此处，绝缘膜82与检查用的引线80被挤压而同样地扩宽，并覆盖检查用的引线80的侧面。
在本实施形态中，通过使用检查用的引线80，能够不使用复杂的工序得到与第5实施形态相同的效果。而且，通过检查用的引线80的侧面被绝缘膜82覆盖，能够防止检查用的引线80彼此之间的短路。
此外，在本实施形态的半导体装置中，也可以形成与第3实施形态的电路相同的电路。
(第7实施形态)以下，一边参照图8(a)～(b)和图9，一边说明关于第7实施形态的正装方式的半导体装置。图8(a)～(b)和图9是表示本实施形态的半导体装置的构造的平面图。
如图8(a)所示那样，在本实施形态的第1半导体装置中，将子芯片92装载在母芯片91上。而且，在子芯片92上，形成重要信号用的垫片93，重要信号用的垫片93通过重要信号用的配线94与母芯片91外部的重要配线用的引线95连接。在母芯片91上形成重要信号用的垫片96，重要信号用的垫片96通过重要信号用的配线97与母芯片91外部的重要配线用的引线98连接。
而且，在子芯片92的重要信号用的垫片93的两侧形成屏蔽垫片99a，99b，屏蔽垫片99a，99b通过连接线100a，100b与母芯片91外部的引线101a，101b连接。此外，引线连接到电源线(VDD或VSS)。因此，重要信号用的配线94被连接线100a，100b夹住。
在母芯片91的重要信号用的垫片96的两侧形成屏蔽垫片102a，102b，屏蔽垫片102a，102b通过连接线103a，103b被连接到母芯片91外部的引线104a，104b。因此，重要信号用的配线97被连接线103a，103b夹住。
在图8(a)所示的半导体装置中，通过连接线夹住重要信号用的配线94和重要信号用的配线97，由于该连接线作为屏蔽起作用，因此重要信号用的配线94和重要信号用的配线97能够减小从周围接受的噪声的影响。
如图8(b)所示那样，本实施形态的第2半导体装置在图8(a)所示的构造中还采取形成电源环路105的构造。电源环路105通过连接线106被连接到电源供给环路107。电源供给环路107被连接到电源线(VDD或VSS)。而且，在图8(a)所示的构造中与外部引线连接的连接线100a，100b，103a，103b被连接到电源环路105。
因此，与图8(a)所示的构造相同，由于连接线作为屏蔽起作用，因此重要信号用的配线94和重要信号用的配线97能够减小从周围接受的噪声的影响。而且，与图8(a)所示的构造比较，能够减少引线的数目。
如图9所示那样，本实施形态的第3半导体装置在图8(b)所示的构造中，还采取在母芯片91和子芯片92之间夹住导体膜108的构造。此处，导体膜108与图1(e)所示的半导体装置中的导体膜17相同。
导体膜108通过伸长到子芯片92所形成的区域更外部被形成，暴露在母芯片91上。导体膜108通过连接线109连接到电源供给引线107。而且，在图8(b)所示的构造中，与屏蔽垫片连接的连接线100a，100b，103a，103b被连接到导体膜108。
因此，与图8(b)所示的构造相同，由于连接线作为屏蔽起作用，因此重要信号用的配线94和重要信号用的配线97能够减小从周围接受的噪声的影响。而且，与图8(b)所示的构造比较，能够减少在子芯片92和母芯片91上所形成的屏蔽垫片的数目。而且，与图1(e)所示的半导体装置相同，能够防止从母芯片91辐射的噪声对子芯片92产生影响。
此外，在上述中说明了关于采取正装方式的场合，但本实施形态的发明也能够适用于采取倒装方式的场合的母芯片和子芯片的电气连接等。
另外，在上述中，对于连接母芯片和引线的重要信号用的配线，以及连接子芯片和引线的重要信号用的配线的双方都设置了作为屏蔽起作用的连接线，但在本实施形态的发明中，可以只在连接母芯片和引线的重要信号用的配线，或连接子芯片和引线的重要信号用的配线的任何一个配线中设置屏蔽用的连接线。
另外，在上述中，叙述了关于在母芯片上设置子芯片的场合，但本实施形态的发明也能够适用于在基底(基片等)上设置半导体芯片的场合。
(第8实施形态)以下，一边参照图10(a)，(b)一边说明关于第8实施形态的正装方式的半导体装置。图10(a)，(b)是表示本实施形态的半导体装置的构造的平面图以及X-X断面的断面图。
如图10(a)，(b)所示那样，在本实施形态的半导体装置中，在具有外部连接用的垫片113的母芯片111上采取正装方式并装载子芯片112。母芯片111和子芯片112通过胶合剂(粘结剂)114被粘结，在母芯片111上形成用于阻止胶合剂114的蔓延的胶合剂阻止机构115。此外，在图10(a)，(b)中虽然未图示，但子芯片112通过连接线等与外部被电气连接。
在本实施形态中，通过形成胶合剂阻止机构115，在粘结母芯片111和子芯片112时，能阻止胶合剂114的蔓延。因此，通过胶合剂114能够防止母芯片111上的外部连接用的垫片113等被污染。另外，通过设置胶合剂阻止机构115能够将子芯片112配置到更接近外部连接用的垫片113，因此能扩大母芯片111上的子芯片的安装面积。
此外，胶合剂阻止机构115可以在子芯片112的粘结后除去，也可以原封不动地残留着。
(第9实施形态)以下，一边参照图11，一边说明关于第9实施形态的正装方式的半导体装置。
图11是表示子芯片被装载前的母芯片的平面图。如图11所示那样，在母芯片121中，在装载子芯片的子芯片装载区域122上形成子芯片连接用的垫片123。而且，在母芯片121中的子芯片装载区域122以外的上面形成外部连接用的垫片124。
子芯片连接用的垫片123，从上面看，被配置成以便专门决定方向。具体地说，如图11所示那样，通过在子芯片装载区域122的4个拐角部分中的1个拐角处没有形成垫片，就能够识别方向。
因此，在装载子芯片时，能够防止将子芯片的方向搞错而连接。
在本发明的半导体装置中，能够降低辐射噪声的影响，提高散热效率和使基片电位稳定化。
而且，在采取倒装方式的半导体装置中，能够进行子芯片单体的更直接的检测。另外，能够提高用于制造芯片的晶片的面积效率。
在采取正装方式的半导体装置中，能够抑制对发送重要信号的配线的噪声的影响。另外，能够防止胶合剂引起的污染和芯片方向的粘结错误。
权利要求
1.一种半导体装置，其特征在于，它具备第1半导体芯片，装载在上述第1半导体芯片的上方的至少1个第2半导体芯片，以及在上述第2半导体芯片的背面上被形成的、在电路上与被连接到电位稳定用的构件的连接构件连接的导体膜。
2.如权利要求1记载的半导体装置，其特征在于，上述第2半导体芯片使主面向下被装载在上述第1半导体芯片上。
3.如权利要求2记载的半导体装置，其特征在于，上述导体膜从上述第2半导体芯片的上述背面上延伸到上述第1半导体芯片上的一部分中而被形成。
4.如权利要求1记载的半导体装置，其特征在于，上述第2半导体芯片使主面向上被装载在上述第1半导体芯片上，上述导体膜中的一部分被夹在上述第1半导体芯片和上述第2半导体芯片之间而被形成，上述导体膜中的其它部分暴露在上述第1半导体芯片的上面，并且，上述连接用的构件连接到上述其它部分。
5.如权利要求1记载的半导体装置，其特征在于，上述第2半导体芯片在上述第1半导体芯片的上方形成多个，上述导体膜跨过多个上述第2半导体芯片的上述背面上而被形成。
6.一种半导体装置，其特征在于，它具备第1半导体芯片，被设置在上述第1半导体芯片的上部，与电位稳定用的构件电气连接的导体图形，被设置在上述第1半导体芯片的上部，与上述导体图形绝缘的第1芯片一侧连接垫片，使主面向下被装载在上述第1半导体芯片的上方的第2半导体芯片，以及被设置在上述第2半导体芯片的下部，与上述第1连接垫片电气连接的第2芯片一侧连接垫片，上述导体图形和上述第1芯片一侧连接垫片由共同的膜形成图形。
7.如权利要求6记载的半导体装置，其特征在于，上述电位稳定用的构件是上述第1半导体芯片的电源线。
8.一种半导体装置，其特征在于，它具备第1半导体芯片，使主面向下被装载在上述第1半导体芯片的上方的第2半导体芯片，被设置在上述第2半导体芯片的下部的第2芯片一侧连接构件，以及在电路上与上述第2芯片一侧连接部件连接，从平面上看，至少一部分位于上述第2半导体芯片的外部的检查用的构件。
9.如权利要求8记载的半导体装置，其特征在于，上述检查用的构件的上述一部分从平面上看位于上述第2半导体芯片的外围部分，上述第2半导体芯片通过上述检查用的构件能够与外部设备进行存取。
10.如权利要求8记载的半导体装置，其特征在于，在上述第1半导体芯片上形成上述检查用的构件，上述检查用的构件和上述第2芯片一侧连接构件用配线连接。
11.如权利要求8记载的半导体装置，其特征在于，在上述第1半导体芯片的上部设置第1芯片一侧连接构件，上述检查用的构件的上述一部分延伸到比上述第2半导体芯片所形成区域更靠外部，上述检查用的构件的其它部分被夹在上述第1芯片一侧连接构件和上述第2芯片一侧连接构件之间。
12.如权利要求11记载的半导体装置，其特征在于，上述检查用的构件的一部分被绝缘膜所覆盖。
13.如权利要求8记载的半导体装置，其特征在于，它还具备用于根据向上述检查用的构件外加的信号将上述第1半导体芯片和上述第2半导体芯片个别地变成有源的电路。
14.一种半导体装置，其特征在于，它具备第1半导体芯片，使主面向下装载在上述第1半导体芯片上的第2半导体芯片，设置在上述第2半导体芯片的上部的第2芯片一侧连接构件，以及与上述第2芯片一侧连接构件连接，并在晶片状态下与在划片带上存在的检查用的构件连接的配线。
15.一种半导体装置，其特征在于，它具备第1半导体芯片，设置在上述第1半导体芯片的上部的第1芯片一侧连接构件，使主面向下装载在上述第1半导体芯片的上方的第2半导体芯片，以及与上述第1芯片一侧连接构件连接，并在晶片状态下与在划片带上存在的检查用的构件连接的配线。
16.一种半导体装置，其特征在于，它具备基底，装载在上述基底上的半导体芯片，设置在上述半导体芯片的一部分中的第1端子和第2端子，一端被连接到上述第1端子，另一端与第1外部端子连接的信号传输用的配线，以及位于上述信号传输用的配线的侧面，一端连接到上述第2端子，另一端与第2外部端子连接，用于除去上述信号传输用的配线的杂音的屏蔽用的配线。
17.如权利要求16记载的半导体装置，其特征在于，上述信号传输用的配线用上述屏蔽用的配线夹住。
18.如权利要求16记载的半导体装置，其特征在于，上述基底是第2半导体芯片，并具备设置在上述第2半导体芯片的一部分中的第3端子和第4端子，而且具有一端与第3外部端子连接的第2信号传输用的配线被连接到上述第3端子，位于上述第2信号传输用的配线的周围，一端连接到上述第4端子，另一端与第4外部端子连接，用于保护上述第2信号传输用的配线的第2屏蔽用的配线。
19.如权利要求18记载的半导体装置，其特征在于，上述第2外部端子和上述第4外部端子是被连接到电源线的共同的电源环路。
20.如权利要求18记载的半导体装置，其特征在于，上述第2端子和上述第4端子是介于上述第1半导体芯片和上述第2半导体芯片之间的共同的导体膜。
21.一种半导体装置，其特征在于，它具备第1半导体芯片，装载在上述第1半导体芯片的上方的第2半导体芯片，用于粘结上述第1半导体芯片和上述第2半导体芯片的粘结剂，以及在上述第1半导体芯片上被形成，用于阻止上述粘结剂蔓延的粘结剂阻止机构。
22.一种半导体装置，其特征在于，它具备第1半导体芯片，装载在上述第1半导体芯片的上方的第2半导体芯片，以及在上述第1半导体芯片上被形成的、用于指定上方第1半导体芯片的平面上的配置方向的连接用的构件。
23.一种半导体装置的制造方法，是在第1半导体芯片上装载第2半导体芯片的方法，其特征在于，它具备在上述第1半导体芯片的一部分上面形成第1芯片一侧连接构件的工序(a)，在上述第2半导体芯片的一部分的上面形成第2芯片一侧连接构件的工序(b)，以及将检查用的构件的一部分夹在上述第1芯片一侧连接构件和上述第2芯片一侧连接构件之间，并在上述第1半导体芯片上装载上述第2半导体芯片的工序(c)。
24.如权利要求23记载的半导体装置的制造方法，其特征在于，上述检查用的构件的侧面的至少一部分被绝缘膜覆盖，在上述工序(c)中，施加压力将上述第2半导体芯片装载在上述第1半导体芯片上。
全文摘要
本发明提供一种半导体装置及其制造方法。本发明的第1半导体装置由管心垫片1，母芯片2，子芯片3，在子芯片3的背面上所形成的导体膜7，垫片4，引线5，以及连接线6构成。导体膜7经由连接线6、引线5与外部的构件连接。因此，使基片电位稳定化。另外，导体膜7具有高导热率和低电阻，因此能提高半导体装置的散热性能，又能抑制辐射噪声的辐射。
文档编号H01L25/16GK1553505SQ0313827
公开日2004年12月8日 申请日期2003年5月30日 优先权日2003年5月30日
发明者西迫亨成, 浩, 石山裕浩, 和, 小谷久和 申请人:松下电器产业株式会社