专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，特别涉及有关在绝缘膜中埋入含有贵金属的膜的制造方法。
背景技术：
参照图5A-D所示的第1已有例的工序剖面图，说明半导体器件已有的金属膜埋入方法。
如图5A所示，在半导体衬底401上形成绝缘膜402。然后，如图5B所示，在绝缘膜402所期望的位置上形成抗蚀剂图形(未图示)，用抗蚀剂图形作为掩膜，通过干法腐蚀在绝缘膜上形成孔403。然后如图5C所示，用溅射法、CVD(化学气相淀积)法或电镀法在整个面上形成金属膜404。然后如图5D所示，使用化学机械研磨法(ChemicalMechanical Polishing以下略称为CMP)研磨金属膜，直至绝缘膜的上表面露出为止。
如上所述，将金属膜405埋入绝缘膜402，金属膜405的上表面基本与绝缘膜的上表面在同一平面上。
下面参照图6A-F所示的工序剖面图，说明日本特开2000-138349所公开的第2已有例，本例中将埋入的电极膜作为电容的下部电极使用。首先，如图6A所示，在具有被层间绝缘膜504覆盖的STI(ShallowTrench Isolation浅沟道隔离)分离领域501、高浓度杂质扩散层502和接触插头(plug)503的半导体衬底500上，在其整个表面上形成电极材料505(例如氮化钛阻挡层和铂膜的叠层)。然后，如图6B所示，使用所期望的掩膜(未图示)，对电极材料505进行图形化处理，形成下部电极506以覆盖接触插头503。然后，如图6C所示，在整个表面形成埋入绝缘膜507。然后，如图6D所示，为了缓和高度差及平坦化，进行研磨直至下部电极的表面露出。然后，如图6E所示，在整个表面形成电介质508。再形成第2导电膜509。然后，如图6F所示，使用所期望的掩膜(未图示)，对第2导电膜509及电介质508进行图形化处理，形成电容绝缘膜及上部电极，以覆盖下部电极。在这里，是对电容绝缘膜及上部电极同时进行图形化处理，但也可以分别进行。最后，使用电容层间绝缘膜510覆盖它们。
通过采用上述构造，形成电介质膜时，可以在下部电极提供的没有凹凸的平坦的衬底上形成，所以可以提供质量好的电介质膜。
特别是下部电极使用贵金属时，贵金属膜一般有稳定的化学特性，所以在用于使电介质晶体化的高温烧结时，可以防止电介质构成元素的扩散，抑制极化量的减少，能够形成维持电介质可靠性的稳定的下部电极。
上述的第1已有例，研磨金属膜时使用已开发的用于研磨金属膜的研磨剂(slurry)。一般对硬金属进行研磨时，需要利用化学反应进行研磨，有关用于对布线或插头中广泛使用的Cu(铜)或W(钨)膜进行研磨的研磨剂，已开发出各种各样的研磨剂。例如，关于钨膜，使用研磨剂中含有H2O2、(Fe(NO3)3)或KIO3等氧化剂将钨氧化、脆化，用机械力对其进行研磨。另外，关于铜膜，对由氧化剂脆化后的铜膜表面用研磨剂颗粒进行机械研磨。
但是，现在有关用于贵金属膜的研磨剂的开发才刚刚开始。而且，贵金属是一般极难发生化学反应的物质，所以开发能充分利用氧化剂引起的化学反应的研磨剂是困难的。所以现在还没有对贵金属进行化学机械研磨(CMP)的有效方法。
如果使用一般的金属膜研磨剂(含有氧化剂等能使金属膜发生化学反应的研磨剂)研磨贵金属，则机械作用比化学作用大，容易发生裂痕。另外，使用绝缘膜用的研磨剂(不含能脆化金属膜的药剂，将氧化铝、二氧化硅、氧化铈制成颗粒的、碱性或中性研磨剂)研磨贵金属膜基本是不可能的，而且如果用于研磨的研磨压力过大则容易发生裂痕。另外，关于在孔内埋入贵金属膜的电镀法，其开发还不是很充分。
下面，利用第2已有例，说明下部电极材料最上层为贵金属膜时所特有的问题。第2已有例中，研磨下部电极材料上的绝缘膜，就是研磨下部电极材料的表面，例如在下部电极材料是氧化膜或贵金属膜以外的金属时，如上所述，由于能结合机械作用来利用化学作用进行研磨，所以抑制了裂痕的发生。但是，下部电极的最上层是贵金属时，由于贵金属膜露出后无法利用化学的作用，所以机械的压力增强，还由于贵金属膜一般延展性较高，更容易发生裂痕。
在以上的已有示例中，对贵金属膜进行了叙述，但例如贵金属氧化膜这样的含有贵金属的膜也同样会产生同样的问题。
发明内容
本发明是鉴于上述问题而提出来的，目的在于提供一种半导体器件的制造方法，可避免裂痕、含有贵金属的膜的变形及剥离的发生，且在含有贵金属的膜上没有残膜地形成埋入含有贵金属膜的膜。
为解决上述问题，本发明的半导体器件的制造方法，其特征在于半导体衬底上以覆盖图形化的含有贵金属的膜的方式来形成绝缘膜，通过化学机械研磨来研磨上述绝缘膜。
本发明优选的半导体器件的制造方法，具有在半导体衬底上形成含有贵金属的导电膜的工序；通过对上述导电膜的预定区域进行腐蚀形成图形，来作为含有贵金属的膜的工序；形成绝缘膜以便覆盖上述含有贵金属的膜的工序；通过化学机械研磨对上述绝缘膜进行研磨使其平坦化，漏出含有贵金属的膜的表面的工序。应用此方法，可以不残存含有贵金属的膜上的电绝缘膜地形成埋入贵金属。上述的平坦化最好绝缘膜表面高度的偏差在30nm以下。其测定方法使用如光学式膜厚测定仪器或原子力间显微镜(AFM)等的高度差测定仪器。另外，所谓平坦化是指在后工序的平版印刷的焦点深度(DOF，depth offocus)在范围内，不会发生外形引起的不良的程度而言。
另外，本发明其他优选的半导体器件的制造方法，具有在半导体衬底上形成由贵金属构成的导电膜的工序；通过对上述导电膜的预定区域进行腐蚀形成图形，来作为含有贵金属的膜的工序；形成绝缘膜以便覆盖上述含有贵金属的膜的工序；通过研磨压力相对高的第1化学机械的研磨，不露出含有贵金属的膜表面地使绝缘膜平坦化的工序；通过研磨压力相对低的第2化学机械的研磨对含有贵金属的膜表面所残存的氧化膜进行研磨，以露出含有贵金属的膜的表面的工序。利用此方法，可以缩短处理时间并减少裂痕。
另外，本发明其他的半导体器件的制造方法，具有在半导体衬底上形成由贵金属构成的导电膜的工序；通过对上述导电膜的预定区域进行腐蚀形成图形，来作为含有贵金属的膜的工序；形成绝缘膜以便覆盖上述含有贵金属的膜的工序；通过化学机械研磨不露出含有贵金属的膜表面地使绝缘膜平坦化的工序；对含有贵金属的膜的表面所残存的绝缘膜进行腐蚀以露出含有贵金属的膜的表面的工序。利用此方法，可以防止研磨含有贵金属的膜时发生裂痕或含有贵金属的膜变形、剥落。
本发明的半导体器件的制造方法，优选化学机械研磨的压力是6.9×103Pa～20.7×103Pa。这样可以减少贵金属的剥落或裂痕，可以减少缺陷数量。
另外，本发明的半导体器件的制造方法，优选第1化学机械研磨的研磨压力是34.5×103Pa～48.3×103Pa，第2化学机械研磨的研磨压力是6.9×103Pa～20.7×103Pa。利用上述2阶段的研磨步骤，可以达到缩短处理时间和减少裂痕的双重作用和效果。
另外，本发明的半导体器件的制造方法，绝缘膜的腐蚀使用湿法腐蚀为佳。这样，含有贵金属的膜即使有凹陷或变形，也可以完全除去电绝缘膜。
另外，本发明的半导体器件的制造方法，绝缘膜的腐蚀使用干法腐蚀为佳。这样，可以防止湿法腐蚀时所产生裂痕的扩大。
另外，本发明的半导体器件的制造方法，含有贵金属的膜是铂(Pt)、铱(Ir)、钌(Ru)、金(Au)、银(Ag)、钯(Pd)膜、或含有它们的合金膜、或贵金属的氧化物为佳。特别是使用铂作为贵金属的膜较好。铂是贵金属中化学特性最稳定的，可以形成可靠性较高的导电膜，另外对减少裂痕发生有较好的效果。
如果采用本实施例，则不会发生裂痕、含有贵金属的膜变形及剥离，且在含有贵金属的膜上没有残膜地形成埋入含有贵金属的膜，对提高集成度高的半导体器件的可靠性和生产成品率有很大的作用。
图1A-F是示出本发明的第1实施例制造方法的工序剖面图。
图2A-D是示出本发明的第2实施例制造方法的工序剖面图。
图3A-C是示出本发明的第3实施例制造方法的工序剖面图。
图4是示出本发明第1实施例中研磨压力与缺陷数量的关系的图。
图5A-D是示出第1已有例制造方法的工序剖面图。
图6A-F是示出第2已有例制造方法的工序剖面图。
具体实施例方式
以下，就本发明的几种实施例进行说明。
(1)第1实施例本发明第1实施例的半导体器件的制造方法，参照图1A-F所示的工序剖面图进行说明。本例是使用绝缘膜中埋入的含有贵金属的膜作为像FeRAM(ferroelectric random access memory铁电随机存储器)或DRAM(dynamic random access memory动态随机存储器)这样的电容器的下部电极。这里下部电极图形化后埋入绝缘膜中的理由是，当下部电极、电介质及上部电极连续进行干法腐蚀生成电容器时，干法腐蚀对电介质有损害，并且如果下部电极先图形化后埋入绝缘膜中，则能以与字线的垂直方向连接的方式形成使上部电极图形化，可以完成上部电极自身的布线。
如图1A所示，在半导体衬底100上，具有被由BPSG(boro-phoshosilicate glass)膜形成的膜厚为0.5μm的层间绝缘膜104所覆盖的STI分离领域101、高浓度杂质扩散层102、及层间绝缘膜104内形成的接触插头103(例如，由钨、钼、钛、氮化钛、氮化钽或金属硅化物类的金属组成，该金属硅化物可以是钛、镍或鈷、铜或掺杂了的多晶硅)，在该半导体衬底的全表面上用溅射法或CVD法形成膜厚为10～100nm的含有贵金属的膜105(例如铂、铱、钌膜或含有它们的合金膜、或它们的氧化物)。
也可以在含有贵金属的膜的下面形成导电膜，该导电膜在高温烧结高电介质产生热的一段时间，阻碍对接触插头的氧化。这导电性阻挡膜可以是TiAlN，可以是至少一部分含有钛或铝的任意一种的膜，还可以是至少一部分含有贵金属的膜，或者是这些的叠层膜，膜厚为10～200nm为佳。
然后，如图1B所示，使用所期望的掩膜(未图示)，通过形成图形，以覆盖接触插头103的方式形成下部电极106。然后，如图1C所示，使用溅射法或CVD法在半导体衬底上的整个表面形成埋入绝缘膜107。埋入绝缘膜107的材料为O3-TEOS(tetraethoxy silane四乙氧基硅烷)，膜厚为0.45μm。
然后，如图1D所示，使用化学机械研磨缓和高度差并进行平坦化处理，使下部电极的表面露出。这时的研磨剂是一般的绝缘膜用研磨剂，是含有氧化铝、二氧化硅、氧化铈等的研磨颗粒的碱性或中性物质，由于绝缘膜的研磨速率在50nm/min以上，也可以使用金属膜用研磨剂。这时，下部电极的最上层膜为含有贵金属的膜，研磨的选择比是较大的，也可以作为研磨的止动装置。平坦化的理想程度是绝缘膜表面高度的误差在30nm以下。
然后，如图1E所示，在整个表面用旋转覆盖法或CVD法形成电介质108(例如，PZT(lead zirconate tintanete)、BST(bariumtitanate strontium)或SBT(strontium bismuth tantalium)等钙钛矿型复合氧化物)。再用溅射法或CVD法形成膜厚为0.05μm的第2导电膜109(含有贵金属的膜、或其合金或含有贵金属的膜的氧化膜、或贵金属的氮化膜)。如图1F所示，使用所期望的掩膜(未图示)，通过图形化形成电容绝缘膜及上部电极以便覆盖下部电极。再有，电容由BPSG膜形成的膜厚为0.5μm的层间绝缘膜110覆盖。
这里，虽然是对电容绝缘膜及上部电极同时形成图形，但也可以分别形成。这里虽列举了含有贵金属的膜作为电容器下部电极使用的例子，但并不限定绝缘膜中埋入的含有贵金属的膜只作为下部电极使用，也可以作为接触插头或布线使用。
本实施例中通过化学机械研磨露出含有贵金属的膜时，为防止芯片整个表面上残留含有贵金属的膜上的绝缘膜的研磨残留物，并使含有贵金属的膜表面均匀露出，仅对由研磨量的面内均匀性、图形化引起的高度缓和特性的差异和高度差形成干法腐蚀时的过腐蚀量的误差值，就需要进行充分的研磨，在如上使含有贵金属的膜的表面露出并进行平坦化之后也继续研磨，使用绝缘膜用研磨剂，由于绝缘膜的研磨速率比含有贵金属的膜快，故高度差附近产成凹部，从而含有贵金属的膜的高度差易于成为凸起形状。如果形成该凸起形状，就易于在此集中研磨压力。
另外，一般的金属膜研磨，是利用含有贵金属的膜用研磨剂中所含药剂等化学作用使膜脆化，再结合机械作用进行研磨。另一方面，绝缘膜用研磨剂中不含发生化学反应的药剂，相对化学反应的作用含有贵金属的膜所受到的研磨的机械的作用更强。上述压力集中、机械作用强的研磨，容易在含有贵金属的膜上发生裂痕。又因为含有贵金属的膜的延展性较大，这个压力有时也会使贵金属延展、破碎。
另外，如果上述凹部变大，就会产生下部电极或最上层含有贵金属的膜因研磨压力而造成剥离的问题，并与破碎的含有贵金属的膜微粒一起形成诱发新的划痕的微粒，不仅在导电膜上，还在绝缘膜上产生裂痕。上述裂痕、变形、破碎及凹部不仅会影响半导体器件的稳定性和可靠性，还会成为不良的原因。
另外，如反之不进行充分的研磨，则导电膜表面可能会残留绝缘膜，这样，埋入的含有贵金属的膜作为FeRAM或DRAM的电介质下部电极使用时，电极面积缩小的同时，还会有防碍残留的膜上生长电介质膜的问题。
一般，在绝缘膜的研磨中，机械研磨的效果为主体，为此研磨压力高为34.5×103Pa～48.3×103Pa、颗粒的浓度也高，故在含有贵金属的膜露出时容易产生裂痕。
本实施例中，通过使研磨绝缘膜的压力为6.9×103Pa～20.7×103Pa的低压力进行研磨，可以减少上述含有贵金属的膜的剥落或裂痕，也可以减少缺陷数量。
图4示出的是研磨压力与缺陷数量的关系图，图中可以清楚看出，以低压力6.9×103Pa～20.7×103Pa这样的研磨压力进行研磨时，缺陷数量非常少。
但是，由于研磨压力小时研磨速度也变慢，所以在含有贵金属的膜表面露出前含有贵金属的膜的表面没有露出的范围内，用研磨压力为34.5×103Pa～48.3×103Pa(研磨速度不低于50nm/min的条件)的条件进行研磨，之后，使用低研磨压力6.9×103Pa～20.7×103Pa进行研磨，通过使用这种露出含有贵金属的膜表面的两步式研磨步骤，可以得到缩短处理时间和减少裂痕的双重效果。
(2)第2实施例本发明第2实施例的半导体器件的制造方法，参照图2、图3所示的工序剖面图进行说明。
图2A～C之前的工序与图1A～C相同，这里省略说明。
然后，如图2D所示，在含有贵金属的膜不露出的范围内，使用化学机械研磨法进行高度差缓和及平坦化。这时所使用的研磨剂是一般的绝缘膜用研磨剂，是含有氧化铝、二氧化硅、氧化铈等的研磨颗粒的物质。
然后，如图3所示，同样使用腐蚀法将绝缘膜207除去，直至含有贵金属的膜206的表面露出为止。
这里的接触插头203比如是钨(W)时，用钨化学气相淀积(W-CVD)法埋入接触插头，在化学机械研磨时产生了凹部。在该凹部上形成作为下部电极的膜时，到电极最上层的贵金属为止，转移这个凹陷。
一般的化学机械研磨法是用于研磨平坦面的芯片，并不容易除去有凹陷的膜，所以有必要进行过量研磨。使用过量研磨可能会增大前面所述的裂痕等问题的产生的可能性。
在这里，本实施例中的腐蚀法如果特别使用湿法腐蚀，则在含有贵金属的膜上有凹陷或变形时，可以通过化学机械研磨完全除去想除去的绝缘膜。另外，采用湿法腐蚀可以对含有贵金属的膜和绝缘膜的湿法腐蚀选择比进行种种改变，使用含有贵金属的膜不被湿法腐蚀的条件，可以抑制含有贵金属的膜的膜厚误差，例如，埋入的含有贵金属的膜作为布线使用时，可以得到能完全消除布线电阻的误差的效果。
另外，本实施例也可以使用干法腐蚀作为腐蚀方法。这里就使用干法腐蚀的情况进行具体的说明。
首先，如图2D所示，通过第一阶段的化学机械研磨，将含有贵金属的膜上的绝缘膜研磨至0～150nm左右。这时为防止含有贵金属的膜的剥离，在芯片表面内各部分最好都不要露出含有贵金属的膜。然后，如图3A所示，例如使用像CHF3/O2或CF4/O2这样的气体，以压力在6～8Pa的条件下，通过干法腐蚀对绝缘膜进行腐蚀直到芯片表面内的电极全部露出。这时，如果干法腐蚀的选择比接近于1，则含有贵金属的膜以及绝缘膜上形成的凹部几乎为0。另外，如果增大干法腐蚀的选择比，则能以含有贵金属的膜膜厚均匀的状态使含有贵金属的膜从绝缘膜露出。然后，为除去干法腐蚀时生成的堆积物质，例如使用氧气进行低温处理。然后，为除去干法腐蚀所生成的颗粒，例如用DIW、NH4OH、HF、有机溶剂等药液进行清洗。这时，也可以兼用超声波与刷子进行清洗。
如果这样使用干法腐蚀，则可以防止在使用湿法腐蚀时可能发生的，因化学机械研磨而生成的微小裂痕变大的问题。
一般的化学机械研磨不可能完全没有微小裂痕，此微小裂痕不会降低制品成品率就没有问题，但由于使用湿法腐蚀，这种不产生问题的微小裂痕向周围扩大，就可能成为成品率降低的原因。例如，对于宽度为10nm的微小裂痕，追加100nm左右的湿法腐蚀后就会形成宽度为210nm的裂痕。再有，由微小裂痕引起受损害的膜，湿法腐蚀速度增大时也会导致裂痕深度的增加。
如上所述，使用干法腐蚀进行腐蚀最好使用各向异性的干法腐蚀。此方法可以防止化学机械研磨时裂痕的扩大，具有提高最终成品率的效果。
此制造方法由于化学机械研磨时并不露出含有贵金属的膜，如上述第1实施例说明的一样，可以防止研磨含有贵金属的膜时发生裂痕或含有贵金属的膜变形膜、剥落。
然后，有关图3B、C，进行与图1E、F同样的处理工序。
这样可以形成生成裂痕少、无电介质特性误差的高可靠性电容器。
另外，本实施例中的含有贵金属的膜是铂时，因铂是贵金属中化学特性最稳定的(铂不溶于除王水以外的任何的单一强酸强碱，但溶于溶解碱、碱水或溴水)，由于研磨时机械作用较强的同时，与其他膜的粘着性也劣化，而容易引起膜剥落，膜的剥落又会引起微粒子的产生而造成裂痕，根据本实施例对防止裂痕的发生有特别好的效果。
权利要求
1.一种半导体器件的制造方法，具有以下步骤形成绝缘膜以便覆盖被图形化的含有贵金属的膜，通过化学机械研磨对上述绝缘膜进行研磨；
2.如权利要求1所述的半导体器件的制造方法，其特征在于被图形化的含有贵金属的膜，是通过对半导体衬底上所形成的含有贵金属的膜的预定区域进行腐蚀而形成的。
3.如权利要求1所述的半导体器件的制造方法，其特征在于上述化学机械研磨的压力为6.9×103Pa～20.7×103Pa。
4.如权利要求1所述的半导体器件的制造方法，其特征在于通过化学机械研磨使上述绝缘膜平坦化，直至上述含有贵金属的膜的表面露出为止。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，上述化学机械研磨具有第1化学机械研磨，使用相对高的研磨压力，不露出上述含有贵金属的膜的表面来进行平坦化；第2化学机械研磨，通过研磨压力相对低的化学机械研磨，对上述含有贵金属的膜表面残存的上述绝缘膜进行研磨，以露出上述含有贵金属的膜的表面。
6.如权利要求4所述的半导体器件的制造方法，其特征在于上述第1化学机械研磨的研磨压力为34.5×103Pa～48.3×103Pa，上述第2化学机械研磨的研磨压力为6.9×103Pa～20.7×103Pa。
7.如权利要求1所述的半导体器件的制造方法，其特征在于进行上述化学机械研磨，不露出上述含有贵金属的膜的表面直至平坦化为止，对上述含有贵金属的膜表面残存的上述绝缘膜再进行腐蚀，以露出上述含有贵金属的膜的表面。
8.如权利要求6所述的半导体器件的制造方法，其特征在于上述绝缘膜的腐蚀是使用湿法腐蚀。
9.如权利要求6所述的半导体器件的制造方法，其特征在于上述绝缘膜的腐蚀是使用干法腐蚀。
10.如权利要求1所述的半导体器件的制造方法，其特征在于上述含有贵金属的膜是从铂、铱、钌、金、银、钯膜、含有它们的合金膜、及含有它们的氧化物中选择出的至少一种膜。
11.如权利要求9所述的半导体器件的制造方法，其特征在于上述含有贵金属的膜是铂。
12.如权利要求1所述的半导体器件的制造方法，其特征在于上述化学机械研磨使用的是含有氧化铝、二氧化硅或氧化铈研磨颗粒的碱性或中性研磨剂。
13.如权利要求1所述的半导体器件的制造方法，其特征在于上述化学机械研磨，其研磨上述绝缘膜的速度不小于50nm/min。
全文摘要
本发明涉及半导体器件及其制造方法，本发明的半导体器件的制造方法具有以下工序，形成绝缘膜(107)以便覆盖被图形化的含有贵金属的膜(106)，通过化学机械研磨对上述绝缘膜(107)进行研磨。采用这种方法就不会有裂痕、含有贵金属的膜变形及剥离的发生，在含有贵金属的膜上不残留膜地埋入含有贵金属的膜。
文档编号H01L21/02GK1469440SQ0314074
公开日2004年1月21日 申请日期2003年6月10日 优先权日2002年6月10日
发明者夏目进也, 三河巧, 十代勇治, 治 申请人:松下电器产业株式会社