专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，尤其涉及在门栅电极中带有硅化物层的半导体器件及其制造方法。
背景技术：
在最近几年里，随着半导体器件的高集成度和微型化需求的增加，门栅电极也变得越来越小。在这种情况下，使多晶硅制成的门栅电极硅化的技术被广泛用作减少门栅电极电阻值以允许高速操作的技术。
(专利文献1)日本专利公开说明书Hei 10-209296(专利文献2)日本专利公开说明书Hei 7-37992然而如下所述，由于其中形成硅化物层的多晶硅薄膜，在制造CMOS晶体管中硅化门栅电极时，半导体器件微型化方面所取得进一步进展引起了各种各样的问题。
问题之一是随着半导体器件的微型化，由宽度越来越小的多晶硅薄膜制成的门栅电极引起所谓的薄导线效应(thin wire effect)，其中门栅电极上形成的高熔点金属硅化物层的电阻值增加。例如，图12示出了在门栅电极上生成钴硅化物层(CoSi2层)时其电阻值的特性图表。这张图表表明，当门栅电极的宽度大约是0.1μm或者更小时，其电阻值急剧增加，因此明显表现出薄导线效应。
另一个问题是，门栅电极上形成的硅化物层和多晶硅薄膜之间的界面上的凸起和凹陷在施加应力(例如进行热处理等等)时引起硅化物层的收缩，因此增加了硅化物层电阻值的差异。另外一个问题是，当在门栅电极上过度集中地形成硅化物层时，基薄膜的多晶体中产生应力，引起门栅绝缘膜的损坏。
发明内容
鉴于上述问题，提出了本发明，其目的是实现高可靠的半导体器件及其制造方法，从而抑制薄导线效应引起的门栅电极电阻值增加，减少门栅电极的电阻差异，并且防止门栅绝缘膜的损坏。
作为认真研究的结果，本发明人已经提出本发明如下所述的各个方面。
本发明的半导体器件的特征在于包含半导体基底；在半导体基底上形成的门栅绝缘膜；和在门栅绝缘膜上形成的门栅电极，门栅电极包含在门栅绝缘膜上形成的第一多晶硅薄膜；和在第一多晶硅薄膜上形成的第二多晶硅薄膜，第二多晶硅薄膜与第一多晶硅薄膜具有不同的晶态，并且其至少一个上层被硅化。
制造本发明的半导体器件的方法的特征在于包含在半导体基底上形成第一多晶硅薄膜的第一步骤，其中在半导体基底和第一多晶硅薄膜之间插入门栅绝缘膜；在第一多晶硅薄膜上形成其晶态不同于第一多晶硅薄膜的第二多晶硅薄膜的第二步骤；和至少硅化第二多晶硅薄膜的上部以形成门栅电极的第三步骤，所述门栅电极包含第一多晶硅薄膜和硅化的第二多晶硅薄膜。
图1是用于解释本发明半导体器件主要原理的示意图；图2A至图2C是说明图1所示半导体器件的门栅电极中的硅化反应的示意图；图3A和图3B是各种硅薄膜的特性图表；图4是本发明实施例中的CMOS晶体管的横截面示意图；图5A至图5D是按照步骤顺序说明制造图4所示实施例中的CMOS晶体管的第一方法的横截面示意图；
图6A至图6D是在图5A至图5D之后按照步骤顺序说明制造图4所示实施例中的CMOS晶体管的第一方法的横截面示意图；图7A至图7D是在图6A至图6D之后按照步骤顺序说明制造图4所示实施例中的CMOS晶体管的第一方法的横截面示意图；图8A至图8D是按照步骤顺序说明制造图4所示实施例中的CMOS晶体管的第二方法的横截面示意图；图9A至图9C是在图8A至图8D之后按照步骤顺序说明制造图4所示实施例中的CMOS晶体管的第二方法的横截面示意图；图10是缩影照片，每个均示出了在多晶硅薄膜中形成的硅化物层的表面状态；图11是在实施例的CMOS晶体管的门栅电极中形成的钴硅化物层的电阻值的特性图表；图12是当在常规半导体器件的门栅电极上形成钴硅化物层(CoSi2层)时，钴硅化物层的电阻值的特性图表。
图13是缩影照片，示出了多晶硅薄膜中形成的钴硅化物层的形成缺陷部分的表面状态；图14是缩影照片，示出了多晶硅薄膜中形成的钴硅化物层的表面状态。
具体实施例方式
-本发明半导体器件及其制造方法的概述-下面将对本发明半导体器件及其制造方法的概况进行说明。
如上所述，为适应半导体器件微型化需求而宽度越来越小的门栅电极会引起所谓的“簿导线效应”问题，其中门栅电极上形成的硅化物层的电阻值增加，这种效应对于N-型门栅电极显得尤为突出。此外，在由多晶硅薄膜制成的门栅电极上形成的硅化物层中有很多部分的硅未发生反应。
图13是在多晶硅薄膜中形成的钴硅化物层的横截面图。这张图表明钴硅化物层的未反应硅部分的大小大约是0.1μm。上述未反应硅部分均匀分布在常规门栅电极的硅化物层中，并且这些未反应硅部分在宽度变小的门栅电极导线中引起局部断裂。因此，当在门栅电极上形成钴硅化物层时，钴硅化物层的电阻值在门栅电极的宽度大约为如图12所示的0.1μm或更小时会增加。
图14是在透射电子显微镜(TEM)下观察到的多晶硅薄膜中形成的钴硅化物层的形成状态的横截面图。这张图表明，过度集中形成硅化物层会产生硅化物层的凸起和凹陷。当对其施加应力(例如进行热处理等等)时，硅化物层的这些凸起和凹陷引起其收缩，因此增加硅化物层电阻值的差异。而且，过硅化反应引起的多晶硅薄膜中晶格常数的局部差异会在多晶硅薄膜中产生应力，从而导致门栅绝缘膜的损坏。
如上所述，因为硅化物层中未反应硅部分的出现和过度硅化物层的形成，多晶硅薄膜的硅化使问题变得更为复杂。
因此，本发明人设计了一种具有门栅电极的半导体器件，其中门栅电极由不同晶态(例如晶面取向和晶粒直径)的两层结构的多晶硅薄膜组成，用于抑制未反应硅部分的出现和过度硅化物层的形成。
图1是用于说明本发明概况的半导体器件示意图。
这种半导体器件包含具有两层结构的门栅电极，该结构包括在半导体基底1上形成的第一多晶硅薄膜22，它们之间插入有门栅绝缘膜5；和在其上形成的第二多晶硅薄膜25，其间插入有分离层23，并且第二多晶硅薄膜25与第一多晶硅薄膜22具有不同晶态，例如晶面取向、晶粒直径等等。
如上所述，在第一多晶硅薄膜22上形成第二多晶硅薄膜25，第二多晶硅薄膜25具有所朝向的预定晶面取向，并且其晶体直径小于第一多晶硅薄膜22的晶体直径。即使在形成硅化物层时局部存在具有不同硅化速度的部分，但是上述结构使得能够延迟与第一多晶硅薄膜22的反应，并允许与第二多晶硅薄膜的未反应部分进行硅化反应。因此，能够形成这样的硅化物层，使得能够减少未反应硅部分，凸起和凹陷的出现。
其中形成硅化物层的第二多晶硅薄膜25在薄膜质量上得到了改善，因此需要这样的多晶硅薄膜，其晶面取向与硅化物层的晶格常数失配较小。例如，当硅化物层是钴硅化物层时，多晶硅薄膜具有晶格常数为31.83nm的硅晶面取向(111)，这与晶格常数为30.80nm的钴硅化物晶面取向(111)的失配较小，使得能够形成极好的钴硅化物。因此在设计中，需要形成这样的多晶硅薄膜，其易于象其中形成硅化物层的第二多晶硅薄膜25那样指向硅晶面取向(111)。因此，设计出通过热处理使非晶质硅薄膜晶化的方法，以作为形成多晶硅薄膜的技术。
结果如图3A所示，与普通(ordinal)多晶硅薄膜相比，可更加容易地在通过使非晶质硅薄膜晶化而形成的多晶硅薄膜中指向硅晶面取向(111)。于是，在这种其中指向硅晶面取向(111)的第二多晶硅薄膜25中，硅化反应被加速，以使未反应硅部分较少。因此，如图3B的电阻值特性所示，可以形成其电阻值低于普通多晶硅薄膜电阻值的钴硅化物层。
为了形成第二多晶硅薄膜25，必须在第一多晶硅薄膜22上形成非常薄和均匀的分离层23。这个分离层23包含，例如，通过使用盐酸或类似物质进行化学处理而形成的薄膜厚度大约为0.2nm至1.0nm的极薄氧化膜层。在通过CVD方法形成第二多晶硅薄膜25期间，如此提供的隔离层23能够防止以第一多晶硅薄膜为核心来生长第二多晶硅薄膜。
而且，分离层23能够控制高熔点金属的硅化反应。例如，当在分离层23由氧化薄膜组成的情况下使用钴作为高熔点金属来形成钴硅化物层时，因为钴原子本身不具有减少氧化薄膜的功能，这个氧化薄膜能够拦截与第一多晶硅薄膜22的硅化反应，使得可以仅在第二多晶硅薄膜25中形成硅化物层。因此，能够通过第二多晶硅薄膜25的薄膜厚度来控制要形成的硅化物层的厚度。
接着，图2A至图2C说明了当高熔点金属被沉积在如图1所示的半导体器件上的硅化反应过程。下面将针对使用钴作为高熔点金属来形成硅化物层的例子进行描述。
如图2A所示，当钴被沉积在如图1所示的半导体器件的门栅电极上时，发生硅化反应以在第二多晶硅薄膜25中形成钴硅化物层(CoSi2薄膜)26。其中，在硅化反应方面有差异的部分G局部存在于所形成的钴硅化物层中。
随后，如图2B所示，硅化反应继续进行，并且形成钴硅化物层26以在多个部分到达分离层23。
然后，如图2C所示，在硅化反应进一步进行之后，因为硅化反应被分离层23拦截，所以未在第一多晶硅薄膜22中形成钴硅化物层26，但在第二多晶硅薄膜25的未反应部分中形成了钴硅化物层26。
顺便地说，日本专利公开说明书Hei 10-209296，“半导体器件及其制造”中公开了“由下层多晶硅薄膜和上层非晶质硅薄膜组成的两层薄膜结构的门栅电极”。本发明提出了第一多晶硅薄膜和第二多晶硅薄膜组成的两层薄膜结构的门栅电极，其中第二多晶硅薄膜的晶态与第一多晶硅薄膜的晶态不同。本发明与上述公开文献的不同之处在于，上层由多晶硅薄膜组成。
此外，日本专利公开说明书Hei 7-37992，“半导体器件制造”中公开了“在其中形成有元件隔离区和门栅绝缘膜的半导体基底上形成非晶质硅层的步骤，...，通过热处理将非晶质硅层改变成多晶硅层的步骤，和在多晶硅层上形成金属硅化物层的步骤，其后，...”。本发明与此公开文献的不同之处在于，在门栅绝缘膜上形成第一多晶硅薄膜，其后通过热处理使非晶质硅薄膜沉积和晶化以形成第二多晶硅薄膜，从而形成两层结构的门栅电极。换句话说，通过控制硅化反应，本发明解决的问题之一是仅针对两层结构的发明，此两层结构显然不同于日本专利公开说明书Hei 7-37992中描述的单层结构的门栅电极。
下面，基于本发明半导体器件概况的实施例和制造方法将随附图一起加以描述。
这个实施例公开了作为半导体器件的CMOS晶体管。
图4是本发明实施例中CMOS晶体管的示意图。
-实施例的CMOS晶体管的构造-如图4所示，此实施例的CMOS晶体管包括由硅(Si)制成的半导体基底1；STI(浅沟隔离)2，其限定了NMOS晶体管100和PMOS晶体管200的元件活动区域；在其中制备有NMOS晶体管100的区域中形成的P-型阱3；在其中制备有PMOS晶体管200的区域中形成的N-型阱4；在半导体基底1上形成门栅绝缘膜5；栅绝缘薄膜5上形成的具有预定形状的门栅电极6；侧壁7，其作为形成于门栅电极6的侧壁上的保护膜；在其中制备有NMOS晶体管100的区域内、半导体基底1的表层中形成的源极8和漏极9；在其中制备有PMOS晶体管200的区域内、半导体基底1的表层中形成的源极10和漏极11；电隔离各个导线层的层间绝缘膜12；嵌入到层间绝缘膜12的接触孔中的钨塞(tungsten plug)13。
门栅电极6由以下部分组成第一多晶硅薄膜22，在第一多晶硅薄膜22上形成的极薄且均匀的化学氧化物薄膜(分离层)23，和在化学氧化物薄膜23上形成、其中形成有钴硅化物层(CoSi2层)26的第二多晶硅薄膜25。在这个实施例中，第二多晶硅薄膜25可以全部都是钴硅化物层26。
形成第二多晶硅薄膜25，使得较多的硅具有与钴硅化物层很好匹配的晶面取向(111)，比第一多晶硅薄膜22更小的晶粒直径。如此形成的第二多晶硅薄膜25允许形成高质量的钴硅化物层26，并减少了未反应硅部分。此外，即使硅化物形成速度有局部差异，但是使和第二多晶硅薄膜25的未反应硅部分的硅化反应加速，以便快于和第一多晶硅薄膜22的硅化反应的速度，这使得钴硅化物层和多晶硅薄膜之间的界面上有较少的凸起和凹陷。
化学氧化物薄膜23被形成为用于隔离第二多晶硅薄膜25和第一多晶硅薄膜22的隔离层。甚至在第二多晶硅薄膜25和钴之间发生的硅化反应的反应速度存在局部差异时，这个化学氧化物薄膜23也可以阻滞钴和第一多晶硅薄膜22之间的硅化反应，以完成对硅化物层的均匀形成的控制。
而且，分别在NMOS晶体管100的源极8和漏极9，以及PMOS晶体管200的源极10和漏极11的表面中形成钴硅化物层8b、9b、10b和11b。在salicide(自对准硅化物)结构中形成这个实施例的CMOS晶体管。
-用于制造实施例中CMOS晶体管的第一方法-下面描述制备本发明实施例中CMOS晶体管的第一方法。
图5A至图5D到图7A至图7D是按照步骤顺序说明制备图4中CMOS晶体管的第一方法的横截面示意图。
首先如图5A所示，在由硅(Si)制成的半导体基底1中形成STI(浅沟隔离)2以限定元件活动区域。其后，例如，硼(B)被掺入其中要制备NMOS晶体管100的区域中，以形成P-型阱3，并且例如，砷(As)被掺入其中要制备PMOS晶体管200的区域中，以形成N-型阱4。
随后，在850℃至1050℃的温度条件下高温加热半导体基底1的表面，以形成薄膜厚度为5nm至10nm的硅氧化物薄膜(SiO2薄膜)21。其后，在硅氧化物薄膜21上，通过CVD方法形成薄膜厚度为100nm至200nm的第一多晶硅薄膜22。
接下来如图5C所示，用过氧化氢溶液或类似的化学溶剂进行化学处理，以在第一多晶硅薄膜22上形成薄膜厚度为0.2nm至1.0nm的化学氧化物薄膜23。通过化学处理形成的化学氧化物薄膜23可以是具有均匀薄膜厚度且不需另外加热的极薄薄膜。其后，在化学氧化物薄膜23上，非晶质硅薄膜24通过CVD方法被沉积以形成薄膜厚度为5nm至50nm的薄膜。
接着如图5D所示，通过照相平板印刷在非晶质硅薄膜24上形成抗蚀剂图案31，以抗蚀剂图案31为掩模进行干法刻蚀，从而以预定形状形成非晶质硅薄膜24，化学氧化物薄膜23，第一多晶硅薄膜22，和由硅氧化物薄膜21组成的门栅绝缘膜5。
接着，通过使用O2等离子体或类似物质的抛光(ashing)处理清除抗蚀剂图案31，之后如图6A所示，通过CVD方法在整个面上沉积薄膜厚度为100nm至200nm的硅氧化物薄膜(TEOS)27。
随后如图6B所示，通过反应离子刻蚀(RIE)法对硅氧化物薄膜27的整个面进行各向异性刻蚀(回蚀)，使其仅保留在非晶质硅薄膜24，化学氧化物薄膜23，第一多晶硅薄膜22和硅氧化物薄膜21的两个侧面，以形成侧壁7。
接下来如图6C所示，通过照相平板印刷形成掩模其中要制备PMOS晶体管200的区域的抗蚀剂图案32。在加速能量为2keV至15keV，从垂直方向到半导体基底1的表面的倾角大约为0°，剂量为1×1014/cm2至8×1014/cm2的条件下将砷(As)离子植入其整个面中，以形成N-型扩散层8a和9a。
接着，通过使用O2等离子体或类似物质的抛光处理清除抗蚀剂图案32。其后如图6D所示，通过照相平板印刷形成掩模其中要制备NMOS晶体管100的区域的抗蚀剂图案33，在加速能量为15keV至25keV，倾角大约为0°，剂量为2×1013/cm2至8×1014/cm2的条件下将磷(P)离子植入其整个面中，以形成P-型扩散层10a和11a。
接下来，通过使用O2等离子体或类似物质的处理清除抗蚀剂图案33。其后如图7A所示，在950℃至1050℃的温度下对半导体基底1的表面进行10秒钟退火处理，以离子植入的掺杂物活化，并且使非晶质薄膜24晶化以形成晶粒直径和晶向不同于第一多晶硅薄膜22的第二多晶硅薄膜25。
接着如图7B所示，作为高熔点金属薄膜的钴薄膜(Co薄膜)28通过溅射方法被沉积在整个面上，以到达5nm至15nm的薄膜厚度。而且，在这种情况下，没有示出的氮化钛薄膜(TiN)作为覆盖层也被沉积。
随后如图7C所示，通过两步退火以自对准方式形成钴硅化物层8b、9b、10b、11b和26。例如对于经过两步退火的钴硅化物层8b、9b、10b、11b和26的形成，在520℃的温度下进行30秒钟退火以作为第一次退火，然后使用过氧化氢氨(ammonia hydrogen peroxide)溶液或类似溶剂清除钴薄膜28的未反应部分和未示出的氮化钛薄膜(TiN)，并且在840℃的温度下退火30秒钟以作为第二次退火。这形成了由第一多晶硅薄膜22，化学氧化物薄膜23，和在基上表面具有钴硅化物层26的第二多晶硅薄膜25组成的门栅电极6。而且，具有在其上提供了钴硅化物层8b的N-型扩散层8a的源极8，和在具有在其上提供了钴硅化物层9b的N-型扩散层9a的漏极9被形成在其中制备NMOS晶体管100的区域中。具有在其上提供了钴硅化物层10b的P-型扩散层10a的源极10，和具有在其上提供了钴硅化物层11b的P-型扩散层11a的漏极11被形成在其中制备PMOS晶体管200的区域中。
随后如图7D所示，通过CVD方法沉积层间绝缘薄膜12，并且在层间绝缘薄膜12中用干法刻蚀形成引线电极的接触孔。接着，通过CVD方法将钨(W)沉积在整个面上，其后通过CMP方法抛光其表面以形成嵌入到接触孔中的钨塞13。
其后，形成被连接到钨塞13的引线电极，然后进一步形成保护器件的表面防护膜(钝化防护膜)，因此，完成了这个实施例中的CMOS晶体管的制造过程。
-制造实施例中CMOS晶体管的第二方法-接着将描述制造本发明实施例中的CMOS晶体管的第二方法。在第二制造方法中，使用抗蚀剂布图之前，通过高温加热使非晶质硅膜24晶化，以形成第二多晶硅薄膜25。注意，与第一制造方法中描述的标号相同的标号被用于部件等等。
在第二制造方法中，首先执行图5A至图5C中的各个步骤。
随后如图8A所示，在950℃至1050℃的温度下对半导体基底1的表面进行10秒钟的退火处理，使得非晶质硅薄膜24晶化，以形成晶粒直径和晶面取向不同于第一多晶硅薄膜22的晶粒直径和晶面取向的第二多晶硅薄膜25。
随后如图8B所示，通过照相平板印刷在第二多晶硅薄膜25上形成抗蚀剂图案31，然后以抗蚀剂图案31为掩模进行干法刻蚀，从而以预定形状形成第二多晶硅薄膜25，化学氧化物薄膜23，第一多晶硅薄膜22和由硅氧化物薄膜21组成的门栅绝缘膜5。
接下来，通过使用O2等离子体或类似物质的抛光处理清除抗蚀剂图案31，其后如图8C所示，通过CVD方法在整个面上沉积硅氧化膜(TEOS)27以达到100nm至200nm的薄膜厚度。
接着如图8D所示，通过反应离子刻蚀(RIE)或类似方法对硅氧化膜27的整个面进行各向异性刻蚀(回蚀)，使其仅保留在第二多晶硅薄膜25，化学氧化膜23，第一多晶硅薄膜22和硅氧化膜21的两个侧面，以形成侧壁7。
随后如图9A所示，通过照相平板印刷形成掩模其中要制备PMOS晶体管200的区域的抗蚀剂图案32，然后在加速能量为2keV至15keV，倾斜角大约为0°，剂量为1×1014/cm2至8×1014/cm2的条件下将砷(As)离子植入其整个面中，以形成N-型扩散层8a和9a。
随后，通过使用O2等离子体或类似物质的抛光处理清除抗蚀剂图案32。其后如图9B所示，通过照相平板印刷形成掩模其中要制备NMOS晶体管100的区域的抗蚀剂图案33，并且在加速能量为15keV至25keV，倾斜角大约为0°，剂量为2×1013/cm2至8×1014/cm2的条件下将磷(P)离子植入其整个面中，以形成P-型扩散层10a和11a。
接下来，通过使用O2等离子体或类似物质的抛光处理清除抗蚀剂图案33。其后如图9C所示，在950℃至1050℃的温度下对半导体基底1的表面进行10秒钟的退火处理，使离子植入的掺杂物活化。
接着执行图7B至图7D中的各个步骤。
其后，形成被连接到钨塞13的引线电极，然后进一步形成保护器件的表面防护膜(钝化防护膜)，于是完成这个实施例中的CMOS晶体管的制造过程。
使用钴硅化物作为高熔点金属硅化物的器件在这个实施例中被公开，但是本发明不限于此。例如，钛硅化物、镍硅化物和铂硅化物也都是可用的。当使第二多晶硅薄膜25的薄膜厚度不大于钴硅化物的厚度的3.5倍，不大于钛硅化物的厚度的2.5倍，不大于镍硅化物的厚度的3.6倍，或不大于铂硅化物的厚度的2.0倍时，通过第二多晶硅薄膜25的薄膜厚度可以控制要形成的硅化物的薄膜厚度。
此外，在这个实施例中公开了使用化学氧化物薄膜23作为隔离层的器件，其中形成隔离层以使第二多晶硅薄膜25与第一多晶硅薄膜22具有不同的晶面取向和晶粒直径，但本发明不限于此。只要其由除了多晶硅薄膜之外的材料组成并且满足上述主要功能，隔离层均是可用的，并且隔离层可以由导体或类似材料组成。
-实施例中CMOS晶体管的特性的验证结果-图10是这个实施例的CMOS晶体管的门栅电极中形成的钴硅化物层的表面视图。为了进行比较，也给出了单层多晶硅薄膜的表面视图。图10证实，虽然在单层多晶硅薄膜的情况下存在硅化物层中未反应硅所引起的形成缺陷，然而这种形成缺陷在具有两层多晶硅薄膜(其中能够形成极好的硅化物层)的实施例的CMOS晶体管中不被辨认出来。
图11是这个实施例的CMOS晶体管的门栅电极中形成的钴硅化物层的电阻值的特性图表。与图12所示的常规例子中厚度为100nm(0.1μm)或更小的CMOS晶体管的情形相比，常规的CMOS晶体管的电阻值急剧升至每单位面积10Ω或更多，而本实施例的CMOS晶体管的电阻值升至每单位面积6Ω或更小。这证实能够抑制线宽相关性，即硅化物层的电阻值的薄导线效应。而且还证实，基于根据第二多晶硅薄膜25的薄膜厚度来识别硅化物层(25nm和35nm)的电阻值变化的事实，可以通过第二多晶硅薄膜25的薄膜厚度来控制硅化反应。
根据本发明，可以在门栅电极中形成质量极好且均匀的硅化物层，以允许实现高可靠半导体器件及其制造方法，其抑制了薄导线效应引起的门栅电极电阻值的增加，减少了门栅电极的电阻差异，并且防止门栅电极的退化。
本实施例在所有方面均应被认为是示例性和非限制性的，并且在所有权利要求的等价含义和范围内的所有变化都被包含其中。本发明可以通过不背离本发明的精神或基本特征的其它具体形式来实施。
权利要求
1.半导体器件，包括半导体基底；在所述半导体基底上形成的门栅绝缘膜；在所述门栅绝缘膜上形成的门栅电极，所述门栅电极包括在所述门栅绝缘膜上形成的第一多晶硅薄膜；在所述第一多晶硅薄膜上方形成的第二多晶硅薄膜，所述第二多晶硅薄膜的晶态不同于所述第一多晶硅薄膜的晶态，并且至少其上层被硅化。
2.如权利要求1的半导体器件，进一步包括在所述第一多晶硅薄膜和所述第二多晶硅薄膜之间提供的隔离层，用于拦截所述第一多晶硅薄膜的硅化。
3.如权利要求1的半导体器件，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶面取向存在差异。
4.如权利要求2的半导体器件，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶面取向存在差异。
5.如权利要求3的半导体器件，其中所述第二多晶硅薄膜的硅晶面取向(111)的比率大于所述第一多晶硅薄膜的硅晶面取向的比率。
6.如权利要求4的半导体器件，其中所述第二多晶硅薄膜的硅晶面取向(111)的比率大于所述第一多晶硅薄膜的硅晶面取向的比率。
7.如权利要求1的半导体器件，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶粒直径存在差异。
8.如权利要求2的半导体器件，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶粒直径存在差异。
9.如权利要求7的半导体器件，其中所述第二多晶硅薄膜的晶粒直径小于所述第一多晶硅薄膜的晶粒直径。
10.如权利要求8的半导体器件，其中所述第二多晶硅薄膜的晶粒直径小于所述第一多晶硅薄膜的晶粒直径。
11.如权利要求1的半导体器件，其中使用所述硅化方法在所述第二多晶硅薄膜中形成钴硅化物层，钛硅化物层，镍硅化物层和铂硅化物层中的任何一个。
12.如权利要求2的半导体器件，其中使用所述硅化方法在所述第二多晶硅薄膜中形成钴硅化物层，钛硅化物层，镍硅化物层和铂硅化物层中的任何一个。
13.制造半导体器件的方法，包括第一步骤，其在半导体基底上方形成第一多晶硅薄膜，并且有门栅绝缘膜插入其间；第二步骤，其在所述第一多晶硅薄膜上方形成晶态不同于所述第一多晶硅薄膜的晶态的第二多晶硅薄膜；第三步骤，其至少对所述第二多晶硅薄膜的上部进行硅化，以形成包括所述第一多晶硅薄膜和所述第二多晶硅薄膜的门栅电极。
14.如权利要求13的制造半导体器件的方法，进一步包括在所述第一步骤之后、所述第二步骤之前，在所述第一多晶硅薄膜上形成隔离层以用于拦截所述第一多晶硅薄膜的硅化的步骤。
15.如权利要求13的制造半导体器件的方法，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶面取向存在差异。
16.如权利要求14的制造半导体器件的方法，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶面取向存在差异。
17.如权利要求15的制造半导体器件的方法，其中使所述第二多晶硅薄膜的硅晶面取向(111)的比率大于所述第一多晶硅薄膜的硅晶面取向的比率。
18.如权利要求16的制造半导体器件的方法，其中使所述第二多晶硅薄膜的硅晶面取向(111)的比率大于所述第一多晶硅薄膜的硅晶面取向的比率。
19.如权利要求13的制造半导体器件的方法，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶粒直径存在差异。
20.如权利要求14的制造半导体器件的方法，其中所述不同晶态是指所述第二多晶硅薄膜与所述第一多晶硅薄膜的晶粒直径存在差异。
21.如权利要求19的制造半导体器件的方法，其中使所述第二多晶硅薄膜的晶粒直径小于所述第一多晶硅薄膜的晶粒直径。
22.如权利要求20的制造半导体器件的方法，其中使所述第二多晶硅薄膜的晶粒直径小于所述第一多晶硅薄膜的晶粒直径。
23.如权利要求13的制造半导体器件的方法，其中所述第二步骤通过沉积非晶质硅薄膜，并且之后对所述非晶质硅薄膜进行热处理以晶化所述非晶质硅薄膜，从而形成所述第二多晶硅薄膜。
24.如权利要求14的制造半导体器件的方法，其中所述第二步骤通过沉积非晶质硅薄膜，并且之后对所述非晶质硅薄膜进行热处理以晶化所述非晶质硅薄膜，从而形成所述第二多晶硅薄膜。
25.如权利要求13的制造半导体器件的方法，其中通过所述第二多晶硅薄膜的薄膜厚度控制所述硅化。
26.如权利要求14的制造半导体器件的方法，其中通过所述第二多晶硅薄膜的薄膜厚度控制所述硅化。
27.如权利要求13的制造半导体器件的方法，其中通过所述硅化方法在所述第二多晶硅薄膜中形成钴硅化物层，钛硅化物层，镍硅化物层和铂硅化物层中的任何一个。
28.如权利要求14的制造半导体器件的方法，其中通过所述硅化方法在所述第二多晶硅薄膜中形成钴硅化物层，钛硅化物层，镍硅化物层和铂硅化物层中的任何一个。
全文摘要
在门栅电极中，提供第一多晶硅薄膜，具有相关预定硅晶面取向和晶粒直径小于第一多晶硅薄膜的晶粒直径的第二多晶硅薄膜，使得即使当在第二多晶硅薄膜中形成硅化物层时局部存在硅化速度不同的部分，与第二多晶硅薄膜中未反应部分的硅化反应仍可以比与第一多晶硅薄膜的硅化反应更快。
文档编号H01L21/70GK1495903SQ0315870
公开日2004年5月12日 申请日期2003年9月19日 优先权日2002年9月19日
发明者早川幸夫 申请人:飞索有限责任公司