专利名称：半导体器件及其制造方法
技术领域：
本发明涉及使用化合物半导体层形成的半导体器件，特别是涉及适合于高耐压、大电流等的用途的半导体器件及其制造方法。
背景技术：
在半导体器件中，希望功率器件是高耐压且流过大电流的半导体元件，而且是低损耗的。以往，使用了硅(Si)半导体的功率器件成为主流，但近年来，使用了碳化硅(SiC)等的具有宽带隙的化合物半导体的功率器件引人注目，其开发正在不断获得进展。特别是碳化硅半导体的绝缘破坏电场与硅相比高了1个数量级，因此，即使PN结部分或肖特基结部分的耗尽层窄，也能维持比较高的反耐压性。因而，对于碳化硅材料来说，由于可减薄半导体层的厚度、而且可提高掺杂浓度，故其作为导通电阻低、高耐压且低损耗的功率器件的材料而受到人们的期待。
图15是在文献1(Osamu Kusumoto等6人，「SiC垂直DACFET」，参照Material Science Forum 389-393号，第1211-1214页)中本发明者提出的、使用了SiC的二重注入型蓄积型MISFET(ACCUFET)的剖面图。
如该图中所示，该现有的蓄积型MISFET具备低电阻的SiC衬底1001；在SiC衬底1001上以外延方式生长的其电阻比SiC衬底1001的电阻高的高电阻SiC层1002；在高电阻SiC层1002的表面区域上利用有选择的离子注入形成的p型阱区1003；在p型阱区1003的表面区域上形成的、具有交替地层叠多个高浓度δ掺杂层和非掺杂层而形成的多重δ掺杂层的蓄积沟道层1004；以及包含在蓄积沟道层1004的一部分中利用离子注入形成的高浓度的n型杂质的源区1006。此外，横跨蓄积沟道层1004和源区1006的一部分形成了栅绝缘膜1008，在栅绝缘膜1008上形成了栅电极1010。源区1006的一部分被除去后形成了凹部，在凹部的底面上露出了阱区1003的一部分。在凹部的底面上形成了包含高浓度的p型杂质的接触层1005，在接触层1005上设置了填埋凹部而延伸到源区1006上的源电极1011。由于热处理的缘故，源电极1011与源区1006和接触层1005进行了欧姆接触。再者，在SiC衬底1001的背面上形成了与SiC衬底1001进行欧姆接触的漏电极1012。
在此，高电阻SiC层1002的n型掺杂浓度通常约为1×1015cm-3至3×1016cm-3。该掺杂浓度依赖于所希望的耐压，即，所希望的耐压越高，浓度越高。
如果蓄积沟道层1004的杂质浓度高到某种程度，则沟道电阻降低，但此时由于高电阻SiC层1002的表面的耗尽层不能扩展，故耐压下降。即，高耐压性与低损耗性存在折衷关系，因此，蓄积沟道层的浓度不能提高。
另一方面，按照文献2(大野俊之「SiC中的元件形成工艺技术的现状」，电子信息通信学会论文杂志(电子信息通信学会，1998年1月，第J81-C-II卷，第1号，第128-133页))，大多使用镍作为n型碳化硅半导体的欧姆电极，通过在氩或氮等惰性气体气氛中进行900℃以上的热处理而形成硅化镍(Ni2Si)，从而有助于接触电阻的下降。但是，在该文献中记载了，欧姆电极的接触电阻会随碳化硅的掺杂浓度而较大地变化，在1017cm-3以下的掺杂浓度下，难以得到欧姆电极。因而，形成了n型杂质为1×1019cm-3左右的n型的源区。
另一方面，由于作为高浓度的p型层的接触层1005是对阱区1003施加偏压的部分，故源电极1011必须直接与接触层1005接触。因此，在该例中，在源区1006上形成凹部，通过沿凹部的壁面形成源电极1011，从源电极1011对接触层1005直接施加电压。
但是，在上述现有的半导体器件的结构中存在以下那样的不良情况。
碳化硅的碳与硅的结合能大，如果引起由离子注入产生的结晶缺陷，则难以恢复。在如源区那样以1×1019cm-3左右的高浓度来注入的情况下，注入量多，缺陷就特别成为问题。因此，必须将衬底保持于在500℃以上的高温下进行离子注入，使注入后的激活退火(anneal)的温度定为1400℃以上的高温，这样，制造工序变得复杂，存在成本变高的问题。
为了使结晶性的恢复变得更完全，虽然提高退火温度即可，但如果进行1500℃以上的退火，则存在下述问题硅从SiC的表面起有选择地脱离而形成凹坑，或引起台阶聚束(bunching)而导致表面的平坦性的下降。
发明内容
本发明是鉴于这样的问题而进行的，其目的在于在不进行离子注入的源区的形成的情况下，实现将源电极的接触电阻保持得较低且高耐压、低损耗的半导体器件。
本发明的半导体器件具备衬底；有源区，它是由在上述衬底上设置的化合物半导体构成的有源区，并且，它是由交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的，其中，该第1半导体层起到载流子移动区的功能，该第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，而其膜厚比上述第1半导体层的膜厚薄；以及至少1个电极，其由从上述有源区的表面侵入到上述有源区内而至少与上述各第2半导体层接触的导体材料构成。
由此，即使不设置由离子注入形成的源、漏区等的掺杂层，也可实现起到载流子飞跃由化合物半导体构成的有源区的晶体管或二极管的功能的半导体器件。因而，使用化合物半导体，可谋求大功率、高耐压等的性能高的半导体器件的制造成本的降低。
另外，本发明的半导体器件还具备在上述有源区上设置的栅绝缘膜；以及在上述栅绝缘膜上设置的栅电极，在上述至少1个电极是源电极或漏电极中的至少某一方的情况下，上述半导体器件起到MISFET的功能。此时，也可起到蓄积型MISFET的功能。
另外，本发明的半导体器件还具备在上述有源区上设置的肖特基栅电极，在上述至少1个电极是夹住上述栅电极而设置的源电极和漏电极的情况下，上述半导体器件起到MESFET的功能。
另外，本发明的半导体器件还具备与上述有源区进行肖特基接触的肖特基栅电极，在上述电极是单一欧姆电极的情况下，上述半导体器件起到横型的肖特基二极管的功能。
在上述化合物半导体层是SiC层的情况下，由于既可利用带隙大的特点、又可不进行特别是在SiC层中需要花费很多时间的离子注入，故减少制造成本的效果变得显著。
上述至少1个电极最好由至少包含镍的导体材料来构成。
本发明的半导体器件的制造方法是一种将在衬底上设置的半导体层的一部分定为有源区的半导体器件的制造方法，包含下述工序在上述衬底上形成交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的有源区的工序(a)，其中，上述第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，其膜厚比上述第1半导体层的膜厚薄；在上述有源区上淀积了导体膜后将上述导体膜构图为电极形状的工序(b)；以及在上述工序(b)后通过对上述导体膜进行热处理使其从上述有源区的表面进入到有源区内并至少与上述各第2半导体层接触的电极的工序(c)。
利用该方法，在工序(c)中，即使不进行离子注入工序，也可得到具有高速且大量载流子流过的有源区的半导体器件。即，使用化合物半导体，可谋求大功率、高耐压等的性能高的半导体器件的制造成本的降低。
另外，在本发明的半导体器件的制造方法的上述工序(c)中，最好使上述电极与上述至少各第2半导体层进行欧姆接触。
另外，在本发明的半导体器件的制造方法中，上述导体膜是至少包含镍的膜，在上述工序(c)中，最好在惰性气体气氛中在600℃以上的高温下进行上述热处理。
图1是本发明的第1实施形态中的使用了SiC的二重注入型的蓄积型MISFET(ACCUFET)的剖面图。
图2(a)、(b)是示意性地示出作为多重δ掺杂层的深度方向的n型杂质的氮的浓度剖面分布与载流子分布的关系的图和沿其深度方向的导带端的形状的部分能带图。
图3(a)～(f)是示出第1实施形态的半导体器件的制造工序的剖面图。
图4是示出作为本发明的第2实施形态的半导体器件的槽型MISFET的结构的剖面图。
图5(a)～(f)是示出第2实施形态的半导体器件的制造工序的剖面图。
图6是示出第3实施形态的横型的n沟道型MISFET的概略的结构的剖面图。
图7是示出与本发明的第4实施形态有关的ACCUFET的结构的剖面图。
图8是示出作为与本发明的第5实施形态有关的功率半导体器件的肖特基二极管的概略的结构的剖面图。
图9是示出作为与本发明的第6实施形态有关的功率半导体器件的MESFET的概略的结构的剖面图。
图10是示出本发明的第7实施形态中的半导体器件(半导体集成电路装置)的剖面图。
图11(a)～(c)是示出第8实施形态的半导体器件的制造工序中从第1、第2层叠部的形成到元件隔离区的形成为止的工序的剖面图。
图12(a)、(b)是示出第8实施形态的半导体器件的制造工序中从绝缘膜的形成到各元件的电极或导体膜的形成为止的工序的剖面图。
图13(a)、(b)是示出第8实施形态的半导体器件的制造工序中从电容器的上部电极的形成到朝向各元件的导体部的接触孔的形成为止的工序的剖面图。
图14是示出图3(e)中示出的工序中形成的源电极和基底的SiC层的结构的SEM照片图。
图15是现有的使用了SiC的二重注入型蓄积型MISFET(ACCUFET)的剖面图。
图16是示出本发明的第1实施形态中使用了SiC的二重注入型蓄积型MISFET(ACCUFET)的I-V特性数据的图。
图17是示出现有结构的使用了SiC的二重注入型蓄积型MISFET(ACCUFET)的I-V特性数据的图。
具体实施例方式
—第1实施形态—「半导体器件的结构」图1是本发明的第1实施形态中的使用了SiC的二重注入型的蓄积型MISFET(ACCUFET)的剖面图。
如该图中所示，该第1实施形态的蓄积型MISFET具备低电阻的SiC衬底101；在SiC衬底101上以外延方式生长的其电阻比SiC衬底101的电阻高的高电阻SiC层102；在高电阻SiC层102的表面区域上利用有选择的离子注入形成的p型阱区103；具有在阱区103的表面区域上形成的多重δ掺杂层的蓄积沟道层104；以及在阱区103内注入高浓度的p型杂质形成的接触层105。此外，在蓄积沟道层104上形成了栅绝缘膜108，在栅绝缘膜108上形成了栅电极110。再者，在SiC衬底101的背面上形成了与SiC衬底101进行欧姆接触的漏电极112。
上述蓄积沟道层104，如图1的下图中放大地示出的那样，成为下述的结构以2个周期交替地层叠由非掺杂的SiC单晶构成的厚度约为40nm的非掺杂层104b(第1半导体层)和n型杂质的峰值浓度为5×1017cm-3、厚度约为10nm的δ掺杂层104a(第2半导体层)，再在其上层叠了厚度约为40nm的非掺杂层104b。而且，将δ掺杂层104a形成得很薄，以致能进行由量子效应引起的朝向非掺杂层104b的载流子的渗透。使用专利申请2000-58964号或专利申请2000-06210号的说明书和附图中公开了的结晶生长装置和结晶生长方法可得到这样的δ掺杂层104a。因具有该多重δ掺杂层而得到的作用、效果与在特愿2002-500456号、特愿2001-566193号等中所记载的相同。
在此，本实施形态的特征在于，设置了利用与SiC的反应侵入到蓄积沟道层104和接触层105内并直接与接触层105接触的源电极111。而且，未形成以往在蓄积沟道层104或阱区103中注入高浓度的杂质而形成的源区。在蓄积沟道层104上依次形成了镍膜后，利用因热处理镍与SiC发生反应构成的硅化镍层构成了源电极111。在该热处理时，主要由于镍因扩散侵入到蓄积沟道层104和接触层105内，故源电极111实质上与蓄积沟道层104内的δ掺杂层104a进行了欧姆接触，同时也实质上与接触层105进行了欧姆接触。利用最初的镍膜的厚度和热处理条件可控制热处理后镍侵入的深度。
图2(a)、(b)是示意性地示出作为多重δ掺杂层的深度方向的n型杂质的氮的浓度剖面分布与载流子分布的关系的图和沿其深度方向的导带端的形状的部分能带图。
如图2(a)中所示，由于非掺杂层中的杂质离子的散射少，故在非掺杂层中可得到特别高的电子迁移率。此外，如图2(b)中所示，有源区整体的导带端的形状成为用图中虚线示出的连接δ掺杂层的导带端与非掺杂层的导带端的形状。即，由于量子效应的缘故，在δ掺杂层104a中产生量子能级，在δ掺杂层104a中局部存在的电子的波动函数具有某种程度的扩展。其结果，电子成为不仅在δ掺杂层104a中存在而且在非掺杂层104b中也存在那样的分布状态。在该状态下，如果多重δ掺杂层的电位被提高、由于量子效应的缘故成为电子从δ掺杂层104a扩展到非掺杂层104b中的状态，则不断地对δ掺杂层104a、非掺杂层104b供给电子。而且，由于电子流过杂质浓度低的非掺杂层104b，故由于杂质离子散射减少的缘故，可得到高的沟道迁移率。另一方面，由于在关断状态下多重δ掺杂层整体被耗尽，在蓄积沟道层104中不存在电子，故利用杂质浓度低的非掺杂层104b来规定耐压，在蓄积沟道层104整体中可得到高的耐压值。于是，在以利用蓄积沟道层104在源、漏间流过大电流的方式构成的ACCUFET中，可同时实现高的沟道迁移率和高的耐压。而且，在蓄积沟道层整体被耗尽的状态下，由于在非掺杂层、δ掺杂层中不存在载流子，故当然显示出高的耐压性。该作用、效果与在特愿2002-500456号、特愿2001-566193号等中所记载的相同。
特别是在本实施形态中，由于可不进行由离子注入得到的源区的形成，故可谋求制造工序的简化。SiC是非常硬的材料，必须以高能量且以多级方式使注入能量变化来进行离子注入，需要花费很多时间，但利用本实施形态可省略源区形成用的离子注入工序，可谋求制造工序的简化和制造成本的削减。
再者，在本实施形态中，即使不形成凹部，也可从源电极111经接触区105对阱区103供给偏压。SiC是非常硬的材料，在刻蚀中需要花费很多时间，但利用本实施形态可省略源电极形成用的刻蚀工序，可谋求制造工序的简化和制造成本的削减。
而且，在本实施形态的半导体器件中，与图15中示出的现有的半导体器件不同，由于从源电极111不经源区直接对δ掺杂层104a供给载流子，故不会在半导体器件的工作中导致不良情况。可进一步减少导通电阻。
「半导体器件的制造工序」图3(a)～(f)是示出第1实施形态的半导体器件的制造工序的剖面图。
首先，在图3(a)中示出的工序中，以从(0001)面起在<11-20>方向上倾斜了8°的面((0001)偏离面)为主面，准备n型杂质(氮)的掺杂浓度约为1×1018cm-3～5×1019cm-3的SiC衬底101，以外延方式生长高电阻SiC层102。此时，例如使用硅烷和丙烷作为原料气体，使用氢作为运载气体，使用氮气作为掺杂气体，利用热CVD，以外延方式生长包含其浓度比SiC衬底101的浓度低的杂质(掺杂剂)的高电阻SiC层102。例如，如果制造耐压为600V的MISFET，则希望高电阻SiC层102的掺杂浓度处于1×1015cm-3～1×1016cm-3的范围内，厚度为10μm以上。
其次，在图3(b)中示出的工序中，在高电阻SiC层102的一部分中进行作为p型杂质的铝(Al)或硼(B)的离子注入，形成阱区103。在阱区103的形成中，首先利用CVD法等在高电阻SiC层102上淀积成为注入掩摸的厚度约为3μm的氧化硅膜(未图示)，利用光刻和干法刻蚀对氧化硅膜中形成阱区103的部分进行开口。其后，为了减少注入缺陷，将衬底温度保持于500℃以上的高温，进行Al或B的离子注入，在离子注入之后，利用氢氟酸除去全部的氧化硅膜。阱区103的掺杂浓度通常处于1×1017cm-3～1×1018cm-3的范围内，其深度为1μm左右，以免发生夹断(pinchoff)。
其次，为了取得阱区103与电极的接触，对阱区103的表面部进行高浓度的p型杂质(Al或B)的离子注入，形成p+型的接触区105。接触区105的厚度为300nm，掺杂浓度为1×1018cm-3以上。与阱区103同样地进行此时的离子注入。其后，在氩等的惰性气体中在1700℃左右进行约30分的激活退火。
接着，在图3(c)中示出的工序中，在高电阻SiC层102、阱区103和接触区105的各表面上形成作为MISFET的沟道的多重δ掺杂层104x。多重δ掺杂层104x成为下述的结构以2个周期交替地层叠了厚度为40nm的非掺杂层104b(第1半导体层)和n型杂质的峰值浓度为1×1018cm-3、厚度约为10nm的δ掺杂层104a(第2半导体层)，再在其上层叠了厚度约为40nm的非掺杂层104b。
在这样的结构的制造时，使用在专利申请2001-566193号中公开了的结晶生长装置和结晶生长方法。即，在热CVD的生长炉内设置SiC衬底，流过氢和氩作为稀释气体，在生长炉中导入丙烷和硅烷气体作为原料气体。将生长炉内的压力保持于0.0933MPa，将衬底温度控制为1600℃。在该状态下，以外延方式生长厚度为40nm的非掺杂层。在掺杂层的形成中，除了上述的稀释气体、原料气体外，还以脉冲状对生长炉供给氮作为掺杂气体。在这样的状态下，以外延方式生长厚度为10nm的δ掺杂层104a。利用脉冲阀的脉冲的导通、关断的时间长度或占空比的调整来控制掺杂浓度。利用这样的方法，交替地淀积3层的非掺杂层104b和2层的δ掺杂层104a，形成多重δ掺杂层104x。
其次，通过对多重δ掺杂层104x(非掺杂层104b)的表面进行热氧化，形成氧化硅膜108x。此时，例如在石英管内设置SiC衬底，以2.5(l/min)的流量在石英管中导入鼓泡了的氧，通过在将衬底温度保持于1100℃的状态下进行3小时的热氧化，形成厚度约40nm的热氧化膜。
其次，在SiC衬底101的背面上利用蒸镀法形成由厚度200nm的镍膜构成的漏电极112。在以后形成了源电极后进行漏电极112的热处理。
其次，在图3(d)中示出的工序中，在利用光刻在氧化硅膜108x上形成了对打算形成源电极的区域开了口的抗蚀剂膜(未图示)后，利用氢氟酸刻蚀，对氧化硅膜108x进行构图，形成包围打算形成源电极的区域的栅绝缘膜108。其次，在留下了抗蚀剂膜的状态下，利用真空蒸镀等在衬底上依次淀积了厚度200nm的镍膜(Ni膜)后，利用剥离留下镍膜111x。
其次，在图3(e)中示出的工序中，例如在氮等的惰性气体气氛中在温度1000℃、2分间的条件下，对Ni膜111x进行热处理。在该热处理时，产生镍(Ni)与碳化硅(SiC)的相互扩散和反应，形成主要由硅化镍构成的源电极111。而且，多重δ掺杂层104x中未取入源电极111内的部分成为蓄积沟道层104。
图14是示出图3(e)中示出的工序中形成的源电极和基底的SiC层的结构的SEM照片图。如该图中所示可知，源电极进入了离衬底表面约200nm的深度的部位。在该作成了SEM照片的样品中没有形成多重δ掺杂层，但由于本实施形态中的多重δ掺杂层104x的厚度为140nm，故可知能充分地使由硅化镍构成的源电极111与接触区105接触。
其次，在图3(f)中示出的工序中，在利用蒸镀法在衬底上淀积了铝膜后，利用光刻和湿法刻蚀对铝膜进行构图，在栅绝缘膜108上形成栅电极110。
在此，在如现有技术那样对SiC层进行离子注入的情况下，例如必须有以下那样的处理。首先，在衬底上覆盖注入n型杂质离子的区域以外的区域，在形成了由对注入n型杂质离子的区域开了口的氧化硅膜等构成的注入掩摸后，将衬底温度加热到500～800℃之间，从注入掩摸的上方进行氮离子(N+)等的离子注入。再者，通过在温度1500℃下进行30分间的杂质激活用的退火，形成n型杂质浓度约1×1018原子·cm-3的高浓度离子注入层。此时，分成注入能量互不相同的例如6次离子注入工序在衬底内注入氮离子(N+)。例如，第1次的离子注入的条件为加速电压180keV、剂量1.5×1014原子·cm-2，第1次的离子注入的条件为加速电压180keV、剂量1.5×1014原子·cm-2，第2次的离子注入的条件为加速电压130keV、剂量1×1014原子·cm-2，第3次的离子注入的条件为加速电压110keV、剂量5×1013原子·cm-2，第4次的离子注入的条件为加速电压100keV、剂量8×1013原子·cm-2，第5次的离子注入的条件为加速电压60keV、剂量6×1013原子·cm-2，第6次的离子注入的条件为加速电压30keV、剂量5×1013原子·cm-2。离子注入的深度约为0.3μm。
再有，在该现有的制造工序中的离子注入工序中，也存在以下的不良情况。即，由于在由氧化硅膜等构成的注入掩摸中形成开口时基底的SiC层也被刻蚀一些，故源区的部分呈凹陷状，在源区中形成台阶。而且，电场集中于这样的台阶上的栅氧化膜，存在耐压下降的可能性。
但是，在本实施形态的制造工序中，即使不进行这样的离子注入工序，也能形成作为MISFET的ACCUFET。
图16是示出使用本实施形态的制造方法形成的ACCUFET的漏电流(Id)-漏电压(Vd)特性(I-V特性)的测定结果的图。图16中示出的数据是使用本实施形态的制造方法试制栅长为2μm、总栅宽为1.2mm的二重注入型的蓄积型MISFET(ACCUFET)的样品并通过实测其特性得到的。样品的ACCUFET中的邻接的P型阱区间的距离为5μm。从图16可知，在利用本实施形态的制造方法形成的ACCUFET中，可靠地确认了MOS工作。
此外，为了比较起见，试制了图15中示出的二重注入型的蓄积型MISFET(ACCUFET)，将其I-V特性与本实施形态的ACCUFET的I-V特性进行比较。图17是示出现有结构的二重注入型蓄积型MISFET(ACCUFET)的I-V特性的测定结果的图。
现有结构的ACCUFET的制造工序与本实施形态的ACCUFET的制造工序的差别只是由离子注入得到的源区的形成的有无，两者的其它的工序是同样的。而且，从比较图16和图17可知，即使如本实施形态那样没有由离子注入得到的源区的形成，ACCUFET的漏电流的值中也没有大的变化，在沟道中直接设置的源电极与沟道之间未看到接触电阻的增大。
再有，本实施形态的ACCUFET的关断状态下的源、漏间的耐压为600V。
在本实施形态中，由层叠极薄的δ掺杂层104a和比较厚的非掺杂层104b而构成的多重δ掺杂层104x形成了蓄积沟道层104。因而，在蓄积沟道层104中，由于因量子效应的缘故从δ掺杂层104渗出的载流子在结晶性高且杂质离子散射少的非掺杂层104b中飞越，故可得到沟道迁移率高的蓄积沟道层104。
在本实施形态的MISFET中，源电极111实质上只与蓄积沟道层104中的δ掺杂层104a进行欧姆接触而未与非掺杂层104b进行欧姆接触，但由于从δ掺杂层104a对非掺杂层104b供给载流子，故可得到充分高的漏电流。
在通常的蓄积型MISFET中，由于沟道层的杂质浓度低，故即使直接使源电极与沟道层接触，也不成为欧姆接触，但在本发明中，由于δ掺杂层包含了高浓度的杂质，故可使源电极与δ掺杂层进行欧姆接触。从δ掺杂层104a对非掺杂层104b供给载流子。
—第2实施形态—「半导体器件的结构」图4是示出作为本发明的第2实施形态的半导体器件的槽型MISFET的结构的剖面图。
如该图中所示，该第2实施形态的半导体器件的槽型MISFET具备低电阻的SiC衬底201；在SiC衬底201上以外延方式生长的其电阻比SiC衬底201的电阻高的高电阻SiC层202；在高电阻SiC层202的表面区域上利用有选择的离子注入形成的p型基底层203；具有沿贯通p型基底层203的一部分而到达高电阻SiC层202的槽的壁面形成的多重δ掺杂层(有源区)的n型的沟道层204；以及在p型基底层203内注入高浓度的p型杂质而形成的接触区205。此外，在沟道层204上形成了栅绝缘膜208，在栅绝缘膜208上形成了栅电极120。再者，在SiC衬底201的背面上形成了实质上与SiC衬底201进行欧姆接触的漏电极212。
上述沟道层，如在图4的左上放大地示出的那样，成为下述的结构以2个周期交替地层叠由非掺杂的SiC单晶构成的厚度约为40nm的非掺杂层(低浓度层)204b和n型杂质的峰值浓度为1×1018cm-3、厚度约为10nm的δ掺杂层(高浓度层)204a，再在其上层叠了厚度约为40nm的非掺杂层204b。而且，将n型掺杂层204a形成得很薄，以致能进行由量子效应引起的朝向非掺杂层204b的载流子的渗透。使用专利申请2001-566193号的说明书和附图中公开了的结晶生长装置和结晶生长方法可得到这样的δ掺杂层。因具有该多重δ掺杂层而得到的作用、效果与在特愿2002-500456号等中所记载的相同。
在此，本实施形态的特征在于，设置了利用与SiC的反应侵入到沟道层204和接触区205内并直接与接触区205接触的源电极211。而且，未形成以往在沟道层204或p型基底层203中注入高浓度的杂质而形成的源区。在沟道层204上依次形成了铝膜和镍膜后，利用因热处理镍与SiC发生反应构成的硅化镍层和铝合金层构成了源电极211。在该热处理时，主要由于镍因扩散而侵入到沟道层204和接触区205内，故源电极211实质上与沟道层204内的δ掺杂层204a进行了欧姆接触，同时也实质上与接触区205进行了欧姆接触。
特别是在本实施形态中，由于可不进行由离子注入得到的源区的形成，故可谋求制造工序的简化。SiC是非常硬的材料，必须以高能量且以多级方式使注入能量变化来进行离子注入，需要花费很多时间，但利用本实施形态可省略源区形成用的离子注入工序，可谋求制造工序的简化和制造成本的削减。
再者，在本实施形态中，即使不形成凹部，也可从源电极211经接触区205对基底层203供给偏压。SiC是非常硬的材料，在刻蚀中需要花费很多时间，但利用本实施形态可省略源电极形成用的刻蚀工序，可谋求制造工序的简化和制造成本的削减。
而且，在本实施形态的半导体器件中，由于从源电极211不经源区直接对δ掺杂层204a供给载流子，故不会在半导体器件的工作中导致不良情况。可进一步减少导通电阻。
「半导体器件的制造工序」图5(a)～(f)是示出第2实施形态的半导体器件的制造工序的剖面图。
首先，在图5(a)中示出的工序中，以从(0001)面起在<11-20>方向上倾斜了8°的面((0001)偏离面)为主面，准备n型杂质(氮)的掺杂浓度约为1×1018cm-3～5×1019cm-3的SiC衬底201，以外延方式生长高电阻SiC层202。此时，例如使用硅烷和丙烷作为原料气体，使用氢作为运载气体，使用氮气作为掺杂气体，利用热CVD，以外延方式生长包含其浓度比SiC衬底201的浓度低的杂质(掺杂剂)的高电阻SiC层202。例如，如果制造耐压为600V的MISFET，则希望高电阻SiC层202的掺杂浓度处于1×1015cm-3～1×1016cm-3的范围内，厚度为10μm以上。
其次，例如使用硅烷和丙烷作为原料气体，使用氢作为运载气体，使用三甲基铝(TMA)作为掺杂气体，利用热CVD，以外延方式生长p型的基底层203。此时，较为理想的是，基底层203中的掺杂浓度约为2×1017cm-3、厚度约为2μm。
其次，在图5(b)中示出的工序中，在高电阻SiC层202的一部分中进行作为p型杂质的铝(Al)或硼(B)的离子注入，形成高浓度p型的接触区205。在接触区205的形成中，首先利用CVD法等在基底层203上淀积成为注入掩摸的厚度约为3μm的氧化硅膜(未图示)，利用光刻和干法刻蚀对氧化硅膜中形成接触区205的部分进行开口。其后，为了减少注入缺陷，将衬底温度保持于500℃以上的高温，进行Al或B的离子注入，在离子注入之后，利用氢氟酸除去全部的氧化硅膜。接触区205的深度约为300nm，掺杂浓度最好约为1×1018cm-3。其后，在氩等的惰性气体中在1700℃左右进行约30分的激活退火。
接着，在图5(c)中示出的工序中，利用反应性离子刻蚀(RIE)形成贯通基底层203并到达高电阻SiC层202的槽202。
其次，沿槽206的壁面，即，在高电阻SiC层202、基底层203和接触区205的各表面上形成作为MISFET的沟道的多重δ掺杂层204x。多重δ掺杂层204x成为下述的结构以2个周期交替地层叠了厚度为40nm的非掺杂层204b和n型掺杂剂的峰值浓度为1×1018cm-3、厚度约为10nm的δ掺杂层204a，再在其上层叠了厚度约为40nm的非掺杂层204b。
在这样的结构的制造时，使用在专利申请2001-566193号的说明书和附图中公开了的结晶生长装置和结晶生长方法。即，在热CVD的生长炉内设置SiC衬底，流过氢和氩作为稀释气体，在生长炉中导入丙烷和硅烷气体作为原料气体。将生长炉内的压力保持于0.0933MPa，将衬底温度控制为1600℃。在该状态下，以外延方式生长厚度为40nm的非掺杂层204b。在掺杂层的形成中，除了上述的稀释气体、原料气体外，还以脉冲状对生长炉供给氮作为掺杂气体。在这样的状态下，以外延方式生长厚度为10nm的δ掺杂层204a。利用脉冲阀的脉冲的导通、关断的时间长度或占空比的调整来控制掺杂浓度。利用这样的方法，交替地淀积3层的非掺杂层204b和2层的δ掺杂层204a，形成多重δ掺杂层204x。
其次，在图5(d)中示出的工序中，通过对多重δ掺杂层204x(非掺杂层204b)的表面进行热氧化，形成氧化硅膜208x。此时，例如在石英管内设置SiC衬底，以2.5(l/min)的流量在石英管中导入鼓泡了的氧，通过在将衬底温度保持于1100℃的状态下进行3小时的热氧化，形成厚度约40nm的热氧化膜。
其次，在氧化硅膜208x上利用蒸镀法形成栅电极210。此时，例如利用LPCVD法，使用二硅烷和氢作为原料气体，使用磷化氢或乙硼烷作为掺杂气体，在表面上淀积了n型或p型的低电阻的多晶硅膜后，利用光刻和干法刻蚀对多晶硅膜进行构图，形成填埋槽206的栅电极210。
其次，在SiC衬底201的背面上利用蒸镀法形成由厚度200nm的镍膜构成的漏电极212。在以后形成了源电极后进行漏电极212的热处理。
其次，在图5(e)中示出的工序中，在利用光刻在氧化硅膜208x上形成了对打算形成源电极的区域开了口的抗蚀剂膜(未图示)后，利用氢氟酸刻蚀，对氧化硅膜208x进行构图，形成栅绝缘膜208。其次，在留下了抗蚀剂膜的状态下，利用真空蒸镀等在衬底上依次淀积了厚度200nm的镍膜(Ni膜)后，利用剥离(liftoff)留下镍膜211x。
其次，在图5(f)中示出的工序中，例如在氮等的惰性气体气氛中在温度1000℃、2分间的条件下，对Ni膜211x进行热处理。在该热处理时，产生镍(Ni)与碳化硅(SiC)的相互扩散和反应，形成主要由硅化镍构成的源电极211。而且，多重δ掺杂层204x中未取入源电极211内的部分成为沟道层204。此时，SiC衬底201的背面的镍膜也成为硅化镍，形成漏电极212。
使用本实施形态的制造方法试制栅长为2μm、总栅宽为2.1mm的槽型MISFET，在测定其特性时，得到了在栅电压为5V、漏、源电压为2V下漏电流为9.5mA这样的特性。该值是与利用离子注入形成了源区的现有的槽型MISFET大致相同的漏电流。此外，关断状态下的源、漏间的耐压为600V。
在本实施形态中，由层叠极薄的掺杂层204a和比较厚的非掺杂层204b而构成的多重δ掺杂层204x形成了沟道层204。因而，在沟道层204中，由于因量子效应的缘故从δ掺杂层204渗透的载流子飞越结晶性高、杂质离子散射少的非掺杂层204b，故可得到沟道迁移率高的沟道层204。
在本实施形态的MISFET中，源电极211实质上只与沟道层204中的δ掺杂层204a进行欧姆接触而未与非掺杂层204b进行欧姆接触，但由于从δ掺杂层204a对非掺杂层204b供给载流子，故可得到充分高的漏电流。
—第3实施形态—图6是示出第3实施形态的横型的p沟道型MISFET的概略的结构的剖面图。如该图中所示，在掺了浓度为1×1018原子·cm-3的氮(n型杂质)的n型的SiC衬底301上具备掺了平均浓度约为1×1017原子·cm-3的氮的n型的基底区302；在基底区302内形成的多重δ掺杂层304(有源区)；在多重δ掺杂层304上形成的由SiO2构成的栅绝缘膜308；在栅绝缘膜308上形成的由Ni合金膜构成的栅电极310；由与多重δ掺杂层304和基底区302接触的Ni合金膜构成的源电极311a和漏电极311b；以及由与SiC衬底301的背面进行欧姆接触的Ni合金膜构成的背面电极312。
如在图6的左上放大地示出的那样，交替地层叠包含高浓度(例如1×1018原子·cm-3)的铝的厚度约为10nm的3个作为p型掺杂层的δ掺杂层304a和由非掺杂的SiC单晶构成的厚度约为40nm的非掺杂层304b构成了多重δ掺杂层304。而且，因为将p型掺杂层304a形成得很薄，以致能进行由量子效应引起的朝向非掺杂层304b的载流子的渗透，故可发挥在特愿2002-500456号等中所记载的效果。
而且，在本实施形态的MISFET中，没有设置在特愿2002-500456号中公开了的MISFET(参照该文献的图1)那样的源区或漏区。而且，由于源电极311a和漏电极311b侵入到衬底内，实质上与p型掺杂层304a进行欧姆接触，故与第1、第2实施形态同样，可发挥不需要形成源区等用的离子注入工序的效果。
虽然省略了本实施形态中的MISFET的制造工序的图示，但在特愿2002-500456号的第1实施形态中的制造方法中，不进行形成源区和漏区用的离子注入工序，而是在打算形成衬底上的源电极和漏电极的区域中形成Ni膜，利用Ni膜的热处理使Ni在衬底内扩散，形成由镍合金膜构成的源电极、漏电极。
即，即使对于具有由多重δ掺杂层构成的沟道层的横型的MISFET，通过应用本发明，也可省略形成源区或漏区用的离子注入工序，可谋求制造成本的削减。
—第4实施形态—图7是示出本发明的第4实施形态中的ACCUFET的结构的剖面图。如该图中所示，在掺了浓度为1×1018原子·cm-3的铝(p型杂质)的p型的SiC衬底401上具备掺了平均浓度约为1×1017原子·cm-3的铝的p型的下部区域402；在下部区域402内形成的掺了平均浓度约为1×1017原子·cm-3的氮的n型的多重δ掺杂层404(有源区)；在多重δ掺杂层404上形成的由SiO2构成的栅绝缘膜408；在栅绝缘膜408上形成的由Ni合金膜构成的栅电极410；由分别与多重δ掺杂层404和下部区域402接触的Ni合金膜构成的源电极411a和漏电极411b；以及由与SiC衬底401的背面进行欧姆接触的Al/Ni层叠膜构成的背面电极412。
如在图7的右方放大地示出的那样，交替地层叠包含高浓度(例如1×1018原子·cm-3)的氮的厚度约为10nm的3个δ掺杂层404a和由非掺杂的SiC单晶构成的厚度约为40nm的非掺杂层404b构成了多重δ掺杂层404。而且，因为将δ掺杂层404a形成得很薄，以致能进行由量子效应引起的朝向非掺杂层404b的载流子的渗透，故可发挥在特愿2002-500456号等中所记载的效果。即，在工作时，由于量子效应的缘故，在δ掺杂层404a中产生量子能级，在δ掺杂层404a中局部存在的电子的波动函数具有某种程度的扩展。其结果，电子成为不仅在δ掺杂层404a中存在而且在非掺杂层404b中也存在那样的分布状态。在该状态下，如果多重δ掺杂层404的电位被提高、由于量子效应的缘故成为电子从δ掺杂层404a扩展到非掺杂层404b中的状态，则不断地对δ掺杂层404a、非掺杂层404b供给电子。而且，由于电子流过杂质浓度低的非掺杂层404b，故由于杂质离子散射减少的缘故，可得到高的沟道迁移率。另一方面，由于在关断状态下多重δ掺杂层404整体被耗尽，在多重δ掺杂层404中不存在电子，故利用杂质浓度低的非掺杂层404b来规定耐压，在多重δ掺杂层404整体中可得到高的耐压值。于是，在以利用多重δ掺杂层404在源、漏间流过大电流的方式构成的ACCUFET中，可同时实现高的沟道迁移率和高的耐压。
而且，在本实施形态的ACCUFET中，没有设置在在特愿2002-500456号中公开了的ACCUFET(参照该文献的图7)那样的源区或漏区。而且，由于源电极411a和漏电极411b侵入到衬底内，实质上与δ掺杂层404a进行欧姆接触，故与第1、第2实施形态同样，可发挥不需要形成源区等用的离子注入工序的效果。
虽然省略了本实施形态中的MISFET的制造工序的图示，但在特愿2002-500456号的第1实施形态中的制造方法中，不进行形成源区和漏区用的离子注入工序，而是在打算形成衬底上的源电极和漏电极的区域中形成Ni膜，利用Ni膜的热处理使Ni在衬底内扩散，形成由镍合金膜构成的源电极、漏电极。
即，即使对于具有由多重δ掺杂层构成的沟道层的横型的ACCUFET，通过应用本发明，也可省略形成源区或漏区用的离子注入工序，可谋求制造成本的削减。
—第5实施形态—图8是示出作为与本发明的第5实施形态有关的功率半导体器件的肖特基二极管的概略的结构的剖面图。
如该图中所示，在作为以(0001)偏离面为主面的n型的SiC衬底的SiC衬底501的主面上设置了用与在第1实施形态中已说明的方法基本上相同的方法形成的多重δ掺杂层504(有源区)。交替地层叠由氮浓度约为5×1015原子·cm-3、厚度约为40nm的3个非掺杂层504b(低浓度层)和氮的峰值浓度为1×1018cm-3、厚度约为10nm的3个δ掺杂层504a(高浓度层)形成了多重δ掺杂层504。SiC衬底501的厚度为100μm，未对SiC衬底501进行掺杂，大致呈半绝缘性状态。
在此，在本实施形态中，不在多重δ掺杂层504上设置肖特基电极506，而是在其侧方设置了肖特基电极506。即，对多重δ掺杂层504进行挖坑，形成到达SiC衬底501的的槽，在该槽的侧面上设置了由与多重δ掺杂层504的δ掺杂层504a和非掺杂层504b的各侧面进行肖特基接触的Ni合金构成的肖特基电极506。此外，在与肖特基电极506隔开某个间隔的区域中设置了由分别与多重δ掺杂层504和SiC衬底501接触的Ni合金膜构成的欧姆电极508。肖特基电极506与引出用掺杂层508的间隔约为10μm。
本实施形态的肖特基二极管的作用如特愿2001-566193号的说明书中的第3实施形态的说明中所记载的那样，可将作为多重δ掺杂层504整体的电阻值维持得较小，可实现低功耗、大电流。
而且，在本实施形态中，不需要在特愿2001-566193号中记载的肖特基二极管中设置的引出用掺杂层(参照该文献的图8)。即，由于不需要形成引出用掺杂层用的离子注入工序，故与第1、第2实施形态同样，可发挥削减制造成本的效果。
利用以下的顺序形成图8中示出的肖特基二极管的结构。首先，在结晶装置内设置半绝缘性的SiC衬底501，进行在第1实施形态中已说明的CVD，在SiC衬底501上交替地使厚度约为40nm的非掺杂层504b和厚度约为10nm的δ掺杂层504a进行外延生长，形成多重δ掺杂层504。其次，利用干法刻蚀除去多重δ掺杂层504和SiC衬底501的一部分，形成槽。其后，利用Ni膜的形成和热处理，在多重δ掺杂层504上形成由Ni合金构成的欧姆电极508。其次，在槽的侧壁上形成由Ni合金构成的肖特基电极506。欧姆电极508的形成方法如在第1实施形态中已说明的那样。
—第6实施形态—图9是示出作为与本发明的第6实施形态有关的功率半导体器件的MESFET的概略的结构的剖面图。
如该图中所示，在作为以(0001)偏离面为主面的n型的SiC衬底的SiC衬底601的主面上设置了用与在第1实施形态中已说明的方法基本上相同的方法形成的多重δ掺杂层604(有源区)。交替地层叠由氮浓度约为5×1015原子·cm-3、厚度约为40nm的3个非掺杂层604b(低浓度层)和氮的峰值浓度为1×1018cm-3、厚度约为10nm的3个δ掺杂层604a(高浓度层)形成了多重δ掺杂层604。SiC衬底601的厚度为100μm，未对SiC衬底601进行掺杂，大致呈半绝缘性状态。
此外，在本实施形态中，在多重δ掺杂层604的最上部的非掺杂层604b上设置了作为由与非掺杂层604b进行肖特基接触的Ni合金构成的肖特基电极的栅电极608、作为由夹住栅电极608而互相对置的Ni合金构成的欧姆电极的源电极609a和漏电极609b。此外，栅电极608的栅长约为1μm。
在本实施形态的MESFET的工作时，由于量子效应的缘故，在δ掺杂层604a中产生量子能级，在δ掺杂层604a中局部存在的电子的波动函数具有某种程度的扩展。其结果，电子成为不仅在δ掺杂层604a中存在而且在非掺杂层604b中也存在那样的分布状态。在该状态下，如果多重δ掺杂层604的电位被提高、由于量子效应的缘故成为电子从δ掺杂层604a扩展到非掺杂层604b中的状态，则不断地对δ掺杂层604a、非掺杂层604b供给电子。而且，由于电子流过杂质浓度低的非掺杂层604b，故由于杂质离子散射减少的缘故，可得到高的沟道迁移率。另一方面，由于在关断状态下多重δ掺杂层604整体被耗尽，在多重δ掺杂层604中不存在电子，故利用杂质浓度低的非掺杂层604b来规定耐压，在多重δ掺杂层604整体中可得到高的耐压值。于是，在以利用多重δ掺杂层604在源、漏间流过大电流的方式构成的MESFET中，可同时实现高的沟道迁移率和高的耐压。
而且，由于在不进行源区或漏区的形成的情况下可维持与多重δ掺杂层604的各δ掺杂层604a的实质性的欧姆接触，故既可维持制造成本的廉价，又可流过大电流，可提高作为功率器件的价值。
利用以下的顺序形成图9中示出的MESFET的结构。首先，在结晶装置内设置半绝缘性的SiC衬底601，进行在第1实施形态中已说明的CVD，在SiC衬底601上交替地使3个非掺杂层604b和2个δ掺杂层604a进行外延生长，形成多重δ掺杂层604。其次，在衬底上形成Ni膜。然后，通过在第1实施形态中已说明的条件下进行热处理，形成与多重δ掺杂层604和SiC衬底601接触的源电极609a、漏电极609b。源电极609a、漏电极609b与多重δ掺杂层604的δ掺杂层604a进行了欧姆接触。其次，在衬底上形成由Ni合金构成的栅电极608。在栅电极608的形成后，不进行上述那样的热处理，保持于栅电极608与多重δ掺杂层604的最上部的非掺杂层604b进行肖特基接触的状态。
—第7实施形态—图10是示出在本发明的第7实施形态中的SiC衬底上集成了在上述各实施形态中已说明的肖特基二极管、MESFET、MISFET及电容器和电感器而构成的半导体器件(半导体集成电路装置)的剖面图。
在作为4H-SiC衬底的SiC衬底701上从下方起按顺序设置了包含低浓度的n型杂质(氮)的第1低浓度掺杂层715；交替地层叠包含高浓度的n型杂质(氮)的δ掺杂层和非掺杂层而构成的第1多重δ掺杂层712(有源区)；包含低浓度的p型杂质(铝)的第2低浓度掺杂层716；以及交替地层叠包含高浓度的p型杂质(铝)的δ掺杂层和非掺杂层而构成的第2多重δ掺杂层713(有源区)，除去上述第2多重δ掺杂层713和第2低浓度掺杂层716的一部分区域，第1多重δ掺杂层712在衬底上露出。而且，设置了在各元件中划分各多重δ掺杂层712、713和各低浓度掺杂层715、716用的、在槽中填埋氧化硅膜而构成的元件隔离区711。再有，低浓度掺杂层715、716也可都是非掺杂层。
在此，如在图10的下方放大地示出的那样，交替地层叠包含高浓度(例如1×1018原子·cm-3)的氮的厚度约为10nm的2个δ掺杂层712a和由非掺杂的4H-SiC单晶构成的厚度约为40nm的2个非掺杂层712b构成了第1多重δ掺杂层712。另一方面，交替地层叠包含高浓度(例如1×1018原子·cm-3)的铝的厚度约为10nm的2个作为p型掺杂层的δ掺杂层713a和由非掺杂的4H-SiC单晶构成的厚度约为40nm的2个非掺杂层713b构成了第2多重δ掺杂层713。将δ掺杂层712a、p型掺杂层713a形成得很薄，以致能进行由量子效应引起的朝向非掺杂层712b、713b的载流子的渗透。
本实施形态的半导体器件，如上所述，具备交替地层叠了δ掺杂层712a、713a和非掺杂层712b、713b的层叠部(多重δ掺杂层)。如后述那样，可使用在专利申请2000-58964号或专利申请2000-06210号的说明书和附图中公开了的结晶生长装置和结晶生长方法来得到这样的交替地层叠高浓度掺杂层(δ掺杂层)和低浓度掺杂层(非掺杂层)而构成的结构。具体地说，同时进行使用了脉冲阀的掺杂气体的供给(称为脉冲掺杂)和原料气体的供给，使用了在原地(in-situ)掺杂的外延生长法。
此外，在SiC衬底701中第1多重δ掺杂层712露出的部分上设置了肖特基二极管720(整流元件)和MESFET730(功率放大器)，在SiC衬底701中第2多重δ掺杂层713在最上部存在的部分上设置了nMISFET740(开关元件)、电容器750(电容元件)和电感器760(感应元件)。即，在1个SiC衬底701上设置了构成处理通信电路中的高频信号的主放大器的MESFET、二极管、电容器、电感器或在通常的信号处理部等中被配置的MISFET。
上述肖特基二极管720具备由与第1多重δ掺杂层712进行肖特基接触的镍(Ni)合金构成的肖特基电极721和由与第1多重δ掺杂层712的δ掺杂层712a进行欧姆接触的镍(Ni)合金构成的欧姆电极723。
上述MESFET730具备由与成为第1多重δ掺杂层712的最上层的非掺杂层712b进行肖特基接触的镍(Ni)合金构成的肖特基电极732以及在第1多重δ掺杂层712中位于栅电极732的两侧方的区域上设置的、与第1多重δ掺杂层712的各δ掺杂层712a进行欧姆接触的源电极734和漏电极735。
上述nMISFET740具备在第2多重δ掺杂层713上形成的由SiO2构成的栅绝缘膜741；栅绝缘膜741形成的由Ni合金膜构成的栅电极742；以及与第2多重δ掺杂层713的各p型掺杂层713a进行欧姆接触的由Ni合金膜构成的源电极744和漏电极745。再有，在第1多重δ掺杂层712的某个区域中通过形成绝缘栅电极、源、漏电极等，当然也可设置pMISFET。
上述电容器750具备在第2多重δ掺杂层713上设置的由SiN膜构成的基底绝缘膜751；在该基底绝缘膜751设置的由铂(Pt)膜构成的下部电极752；在下部电极752上设置的由BST等的高介电常数膜构成的电容绝缘膜753；以及夹住电容绝缘膜753与下部电极752对置的由铂(Pt)膜构成的上部电极754。
上述电感器760具备在第2多重δ掺杂层713上设置的由SiN膜构成的电介质膜761和在该电介质膜761上形成的由螺旋状的Cu膜构成的导体膜762。在此，导体膜762的宽度约为9μm，厚度约为4μm，导体膜762相互间的间隙约为4μm。都是，因为SiC衬底701的耐热性好，而且热传导率也高，故根据电流的大小，可实现导体膜762的微细化，也可作成更微细的图形、例如宽度约为1～2μm，间隙约为1～2μm的形状。
此外，在衬底上形成了由氧化硅膜构成的层间绝缘膜770，在层间绝缘膜770上设置了由铝合金膜、Cu合金膜等构成的布线(未图示)。而且，上述各元件720、730、740、750、760的导体部经由填埋在层间绝缘膜770中形成的接触孔的铝合金膜构成的接点771连接到布线上，构成了基站等的通信系统用装置内的各电路。
但是，没有必要在1个SiC衬底上设置了1个通信系统用装置内的全部的电路，假定也可在另外的衬底(硅衬底)上设置某个电路。例如，由于通信系统用装置中的发送放大部和接收放大部等必须有功率元件，故在SiC衬底上设置，但可在硅衬底上设置不需要功率元件的基频处理部。
在本实施形态中，如图10中所示，在1个SiC衬底内安装了通信系统用装置内的器件中主要的部分，对必要的电路实现了小型化。因而，可使通信系统用装置内的各电路实现小型化，而且，由于其整体的厚度不过是层叠膜或层间绝缘膜的厚度加上SiC衬底的厚度，故通信系统用装置整体成为非常薄的结构。即，可谋求通信系统用装置本身的尺寸的小型化。特别是如图10中所示，因为可将肖特基二极管作成横型结构，在1个SiC衬底上设置MESFET、肖特基二极管、MISFET等，故集成化变得容易。此外，由于也可在共同的SiC衬底上安装电感器、电容器等的无源元件，故可谋求进一步的小型化。
而且，作为半导体集成电路整体，由于尽可能不设置利用对SiC层的离子注入形成的掺杂层，故可省略特别需要花费很多时间的对SiC层的离子注入工序，可谋求削减制造成本。
此外，由于能确保在SiC衬底上形成的MESFET或肖特基二极管的正常的工作的温度为400℃左右，故大幅度地缓和了因以在现有的Si衬底上设置的FET为前提的情况下的150℃那样的严格的温度的上限导致的各种制约。即，在本实施形态中，因为在SiC衬底上的MESFET、肖特基二极管的耐热性高，故即使以很接近的方式配置全部的元件，也几乎不产生因耐热性导致的不良情况。此外，因为可大幅度地使电路小型化，故可确保基站内的配置的高的自由度，而且，因为SiC衬底的热传导率高，散热性也良好，故可容易地避免电路内的各元件受到因功率放大器的散热引起的不良影响。
因而，可提供具备大功率、高耐压的特性且适合于通信系统中的基站或移动局等的装置的半导体器件。而且，因为SiC衬底的耐热性好，故在基站中配置了该半导体器件的情况下，由于即使不特别设置冷却能力大的冷却装置也能耐受长期的使用，故可降低冷却用设备的设置成本和电力等的运行成本。此外，在移动局中配置了该半导体器件的情况下，即使以接近的方式配置电感器等的发热性元件和MESFET，也可抑制起因于使用了GaAs衬底的情况的那样的温度上升的特性的恶化。因而，缓和了半导体器件的移动局内的配置关系的制约，可谋求移动局整体的小型化。
此外，通过在共同的SiC衬底上使基站或移动局等的通信系统用装置中的多个元件实现集成化，可省略部件装配的工夫，可谋求削减半导体器件的制造成本。再者，因为具有层叠了δ掺杂层和低浓度掺杂层的层叠部的元件的器件的可靠性提高了，故可知能预期成品率的提高，也可谋求因成品率的提高带来的成本的降低。
再有，特别是在将半导体器件应用于处理GHz数量级的高频信号的装置的情况下，最好利用BCB膜(苯并环丁烯膜)构成上述电感器60的电介质膜61。所谓BCB膜，指的是在结构中包含将BCB-DVS单体溶解于溶剂中并进行了涂敷后进行烘烤得到的BCB的膜。BCB膜具有相对介电常数小到约2.7、且在1次的涂敷中能容易地形成约30μm厚的膜的特征。因为BCB膜的tanδ在60GHz下约为0.006，比SiO2的tanδ小约1个数量级，故BCB膜特别是作为构成电感器或微带线路的电介质膜可发挥优良的特性。
「制造工序」其次，一边参照图11(a)～图13(b)，一边说明本实施形态中的半导体器件的制造工序。在此，图11(a)～(c)是示出本实施形态的半导体器件的制造工序中从第1、第2层叠部的形成到元件隔离区的形成为止的工序的剖面图。图12(a)、(b)是示出本实施形态的半导体器件的制造工序中从绝缘膜的形成到各元件的电极或导体膜的形成为止的工序的剖面图。图13(a)、(b)是示出本实施形态的半导体器件的制造工序中从电容器的上部电极的形成到朝向各元件的导体部的接触孔的形成为止的工序的剖面图。再有，本实施形态中的结晶生长装置和结晶生长方法是基于在专利申请2000-58964号或专利申请2000-06210号的说明书和附图中公开了的结构或方法。
首先，在图11(a)中示出的工序中，准备p型的SiC衬底701。在本实施形态中，作为SiC衬底701，使用主面具有与{11-20}面(A面)一致的方位的4H-SiC衬底。但是，也可使用主面具有从(0001)面(C面)起偏移了几度的方位的SiC衬底。
然后，在由流量为5(l/min)的氧进行了鼓泡的水蒸气气氛中，在1100℃下对SiC衬底710进行3小时的热氧化，在表面上形成了厚度约为40nm的热氧化膜后，利用缓冲氢氟酸(氢氟酸氟化铵水溶液＝1∶7)除去该热氧化膜。然后，在CVD装置的反应室内设置SiC衬底701，将反应室内减压到约10-6Pa(≅10-8Torr)]]>的真空度。其次，在反应室内供给流量为2(l/min)的氢气和流量为1(l/min)的氩气作为稀释气体，将反应室内的压力设定为0.0933MPa，将衬底温度控制为1600℃。一边将前提和氩气的流量保持于上述的恒定值，一边在反应室内导入流量为2(l/min)的丙烷气体和流量为3(l/min)的硅烷气体作为原料气体。用流量为50(l/min)的氢气稀释了原料气体。然后，一边在反应室内供给原料气体和稀释气体，一边通过以脉冲状供给作为n型杂质的氮(掺杂气体)，利用外延生长在SiC衬底701的主面上形成厚度约为1200nm的第1低浓度掺杂层715。在此，例如将氮容纳在高压气瓶中作为掺杂气体，在高压气瓶与掺杂气体供给用管道之间设置脉冲阀。然后，通过一边供给原料气体和稀释气体，一边重复开闭脉冲阀，在反应室内的SiC衬底701的正上方以脉冲状供给掺杂气体。再有，也可形成非掺杂层来代替第1低浓度掺杂层715。
其次，在第1低浓度掺杂层715上利用外延生长形成厚度约为10nm的δ掺杂层712a(高浓度掺杂层)。在此，在形成低浓度掺杂层715时，缩短打开了脉冲阀的期间(脉冲宽度)，在形成δ掺杂层712a时，延长打开了脉冲阀的期间(脉冲宽度)，由此可容易地实现杂质浓度的高低差。
然后，如果结束了δ掺杂层712a的外延生长，则停止掺杂气体的供给，即，通过在完全关闭脉冲阀的状态下在SiC衬底701上供给丙烷气体和硅烷气体，在SiC衬底701的主面上外延生长由非掺杂的SiC单晶构成的厚度约为40nm的非掺杂层712b(低浓度掺杂层)。
这样，在供给原料气体的同时开闭脉冲阀，通过分别重复3次由导入掺杂气体引起的δ掺杂层712a的形成和由不供给掺杂气体而只供给原料气体引起的非掺杂层712b的形成，形成交替地层叠各3层δ掺杂层712a和非掺杂层712b而构成的第1多重δ掺杂层712。此时，在最上层形成非掺杂层712b，使其厚度比其它的非掺杂层712b厚了约10nm。第1多重δ掺杂层712中的平均的氮浓度约为1×1017原子·cm-3，第1多重δ掺杂层712的总厚度约为190nm。
其次，使原料气体和稀释气体为原有状态，通过将掺杂气体转换为包含作为p型杂质的铝的气体(掺杂气体)，在第1多重δ掺杂层712上形成厚度约为1200nm的低浓度掺杂层716。在此，使用包含约10％的三甲基铝(Al(CH3)3)的氢气作为掺杂气体。
然后，与形成上述的第1多重δ掺杂层712时的顺序同样，在供给原料气体的同时开闭脉冲阀，通过分别重复3次由导入掺杂气体(包含三甲基铝的氢气)引起的厚度约为10nm的p型掺杂层713a的形成和将脉冲阀定为关闭状态由不供给掺杂气体而只供给原料气体引起的厚度约为40nm的非掺杂层713b的形成，形成交替地层叠3个周期的p型掺杂层713a和非掺杂层713b而构成的第2多重δ掺杂层713。此时，在最上层形成非掺杂层713b，使其厚度比其它的非掺杂层713b厚了约10nm。第2多重δ掺杂层713中的平均的铝浓度约为1×1017原子·cm-3，第2多重δ掺杂层713的热氧化结束后的总厚度约为190nm。
其次，在图11(b)中示出的工序中，利用有选择的刻蚀，除去第2多重δ掺杂层713和第2低浓度掺杂层716中打算形成肖特基二极管720和MESFET730的区域，使第1多重δ掺杂层712在打算形成肖特基二极管720和MESFET730的区域上露出。
其次，在图11(c)中示出的工序中，在衬底上形成形成元件隔离区用的槽，在槽内填埋氧化硅膜，形成元件隔离区711。
其次，在图12(a)中示出的工序中，在衬底上除去了注入掩摸后，在利用等离子CVD法形成了厚度约为0.4μm的SiN膜后，对SiN膜进行构图，在第2多重δ掺杂层713中打算形成电容器750和电感器760的区域上形成基底绝缘膜751和电介质膜761。
其次，在图12(b)中示出的工序中，在MISFET形成区域中，在约1100℃的温度下，通过对第2多重δ掺杂层713的最上层的非掺杂层713b的表面部(约10nm的厚度部分)进行热氧化，形成由厚度约为20nm的热氧化膜构成的栅绝缘膜741。除去栅绝缘膜741中打算形成源电极和漏电极的部分，设置开口部，利用真空蒸镀法在开口部中淀积了成为源电极744和漏电极745的Ni膜后，构图为电极形状。此时，在肖特基二极管720的第1多重δ掺杂层712上也淀积了成为欧姆电极723、源电极734和漏电极735的Ni膜后，分别构图为电极形状。再者，通过在与第1、第2实施形态相同的条件下进行热处理，使Ni膜的Ni在多重δ掺杂层内扩散，形成与各多重δ掺杂层中的高浓度掺杂层进行欧姆接触的源电极734、744、漏电极735、745。接着，在栅绝缘膜741上蒸镀镍(Ni)合金膜，形成由镍合金膜构成的栅长约为1μm的栅电极742。此外，在形成第1多重δ掺杂层712的肖特基二极管720、MESFET730的区域上进行镍(Ni)的蒸镀，形成由镍构成的肖特基电极721和肖特基栅电极732，同时在电容器750的基底绝缘膜751上进行铂(Pt)的蒸镀，形成由铂构成的下部电极752。
其次，在打算形成电感器760的区域中形成了减压螺旋状的开口的抗蚀剂膜后，在其上淀积约4μm的Cu膜，进行剥离，在电介质膜761上留下螺旋状的导体膜762。再有，也可利用铝合金膜构成导体膜来代替Cu膜。此时，在淀积了铝合金膜后，利用采用了Cl2气体和BCl3气体的RIE干法刻蚀对铝合金膜进行构图，形成螺旋状的导体膜762。
其次，在图13(a)中示出的工序中，在利用溅射法在电容器750的下部电极上形成了BST膜后，利用蒸镀法在BST膜上形成铂(Pt)膜。然后，将铂膜和BST膜构图为规定的形状，形成上部电极754和电容绝缘膜753。
其次，在图13(b)中示出的工序中，在衬底上淀积由氧化硅膜构成的层间绝缘膜770，在层间绝缘膜770中形成分别到达肖特基二极管720的肖特基电极721个欧姆电极723、MESFET730的肖特基电极732、源电极734和漏电极735、nMISFET的栅电极742、源电极744和漏电极745、电容器750的上部电极754和下部电极752、电感器780的导体膜762的螺旋状的中心部和外周侧端部的接触孔774。
其后，在各接触孔774和层间绝缘膜770上形成了铝合金膜后，通过对其进行构图，可得到图10中示出的半导体器件。
这样，利用本实施形态的制造方法，既可尽可能不进行对SiC层的离子注入工序，又可容易地在1个SiC衬底上设置肖特基二极管、MESFET、MISFET、电阻元件、电感器等。特别是，如上所述，因为可将MESFET、肖特基二极管等的有源元件作成横型结构，在共同的SiC衬底内设置MESFET、肖特基二极管，故集成化变得容易。此外，由于也能在共同的SiC衬底上安装电感器等的无源元件，可谋求进一步的小型化。
—其它的实施形态—在上述各实施形态中，从Ni膜扩散到由SiC构成的多重δ掺杂层的高浓度掺杂层从而形成了进行欧姆接触的电极，但除了Ni膜外，也可使用Ti膜、W膜、TiW膜、TiN膜、Al膜、AlNi膜、TiAl膜等。再有，为了进行完全的欧姆接触，在多重δ掺杂层为n型层的情况下，最好使用Ni膜、Ti膜、W膜、TiW膜等作为电极，在多重δ掺杂层为p型层的情况下，最好使用Al膜、AlNi膜、TiAl膜等作为电极。但是，由于有时即使不是在物理上完全的欧姆接触也能在实用上得到低电阻性，故不限定于以上的组合。特别是为了同时对p型多重δ掺杂层和n型多重δ掺杂层上的电极用金属膜进行欧姆接触用的热处理，最好在任一个区域上设置相同的材质的金属膜。
再有，在SiC层的情况下，由于镍从Ni膜扩散的缘故而形成硅化镍层，但在由其它的材料、例如Ti膜形成源电极的情况下，可认为钛在SiC层内扩散而形成碳化钛。由于金属在SiC层内扩散的缘故而形成某种合金或混合体，但只要是具有金属在多重δ掺杂层内扩散的特性且可得到低电阻性的电极的材质，可使用任一种金属膜。
在上述各实施形态中，设置了使用SiC衬底作为衬底且以SiC层为有源层来工作的有源元件，但不仅可将上述各实施形态应用于在SiC衬底上设置的半导体器件，而且可可将上述各实施形态应用于例如在GaN、InP等的化合物半导体衬底上设置的全部半导体器件(由GaN、AlGaN、InGaN、InAlGaN等构成的层作为有源层)。例如，在使用了InP衬底的情况下，可使用AuGe膜等作为电极用导体膜。此外，在使用GaN衬底的情况下，可使用Ti/Pt/Au层叠膜、AuZn/Ni层叠膜等作为电极用导体膜。此时，由于在栅绝缘膜的下方具备层叠了δ掺杂层和低浓度掺杂层(包含非掺杂层)的层叠部的缘故，可谋求沟道迁移率的提高和耐压的提高，同时可尽可能不进行形成源、漏区或引出用掺杂层用的离子注入工序。
在上述各实施形态中，多重δ掺杂层中的高浓度掺杂层(δ掺杂层)至少有2个即可，非掺杂层(低浓度掺杂层)至少有1个即可。
按照本发明的半导体器件及其制造方法，由于设置了作为多重δ掺杂层构成的有源区和从有源区的表面侵入到有源区内并至少与δ掺杂层接触的电极，故使用化合物半导体可谋求大功率、高耐压等的性能高的半导体器件的制造成本的降低。
本发明的半导体器件可利用于特别是大功率用的功率器件或高频器件中的MISFET、MESFET、肖特基二极管、电感器等。
权利要求书(按照条约第19条的修改)1.一种半导体器件，其特征在于，具备衬底；有源区，它是由在上述衬底上设置的化合物半导体构成的有源区，并且，它是由交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的，其中，该第1半导体层起到载流子移动区的功能，该第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，而其膜厚比上述第1半导体层的膜厚薄；以及至少1个电极，其由从上述有源区的表面侵入到上述有源区内而至少与上述各第2半导体层接触的导体材料构成。
2.如权利要求1中所述的半导体器件，其特征在于上述第2半导体层的载流子用杂质是第1导电型杂质，还具备在上述有源区上设置的栅绝缘膜；在上述栅绝缘膜上设置的栅电极；与上述有源区的下表面相接的第2导电型的基区；以及在上述基区的上表面上设置的、包含其浓度比上述基区的浓度高的第2导电型杂质的接触区，上述电极在与上述有源区的至少第2半导体层接触的同时，还与上述接触区接触，该半导体器件起到MISFET的功能。
3.如权利要求2中所述的半导体器件，其特征在于上述电极起到源电极的功能，还具备与上述衬底的背面接触的漏电极。
4.如权利要求1中所述的半导体器件，其特征在于还具备在上述有源区上设置的肖特基栅电极，上述至少1个电极是夹住上述栅电极而设置的源电极和漏电极，该半导体器件起到MESFET的功能。
5.如权利要求1中所述的半导体器件，其特征在于还具备与上述有源区进行肖特基接触的肖特基栅电极，上述电极是单一欧姆电极，该半导体器件起到横型的肖特基二极管的功能。
6.如权利要求1～5的任一项中所述的半导体器件，其特征在于上述化合物半导体层是SiC层。
7.如权利要求6中所述的半导体器件，其特征在于上述至少1个电极由至少包含镍的导体材料来构成。
8.一种半导体器件的制造方法，是将在衬底上设置的半导体层的一部分作为有源区的半导体器件的制造方法，其特征在于，包含下述工序在上述衬底上形成交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的有源区的工序(a)，其中，上述第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，而其膜厚比上述第1半导体层的膜厚薄；在上述有源区上淀积了导体膜后将上述导体膜构图为电极形状的工序(b)；以及在上述工序(b)后通过对上述导体膜进行热处理使其从上述有源区的表面进入到有源区内并至少与上述各第2半导体层接触的电极的工序(c)。
9.如权利要求8中所述的半导体器件的制造方法，其特征在于在上述工序(c)中，使上述电极与上述至少上述各第2半导体层及上述接触区进行欧姆接触。
10.如权利要求8或9中所述的半导体器件的制造方法，其特征在于上述导体膜是至少包含镍的膜，在上述工序(c)中，在惰性气体气氛中在900℃以上的高温下进行上述热处理。
权利要求
1.一种半导体器件，其特征在于，具备衬底；有源区，它是由在上述衬底上设置的化合物半导体构成的有源区，并且，它是由交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的，其中，该第1半导体层起到载流子移动区的功能，该第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，而其膜厚比上述第1半导体层的膜厚薄；以及至少1个电极，其由从上述有源区的表面侵入到上述有源区内而至少与上述各第2半导体层接触的导体材料构成。
2.如权利要求1中所述的半导体器件，其特征在于还具备在上述有源区上设置的栅绝缘膜；以及在上述栅绝缘膜上设置的栅电极，上述至少1个电极是源电极或漏电极中的至少某一方，该半导体器件起到MISFET的功能。
3.如权利要求2中所述的半导体器件，其特征在于该半导体器件起到蓄积型MISFET的功能。
4.如权利要求1中所述的半导体器件，其特征在于还具备在上述有源区上设置的肖特基栅电极，上述至少1个电极是夹住上述栅电极而设置的源电极和漏电极，该半导体器件起到MESFET的功能。
5.如权利要求1中所述的半导体器件，其特征在于还具备与上述有源区进行肖特基接触的肖特基栅电极，上述电极是单一欧姆电极，该半导体器件起到横型的肖特基二极管的功能。
6.如权利要求1～5的任一项中所述的半导体器件，其特征在于上述化合物半导体层是SiC层。
7.如权利要求6中所述的半导体器件，其特征在于上述至少1个电极由至少包含镍的导体材料来构成。
8.一种半导体器件的制造方法，是将在衬底上设置的半导体层的一部分作为有源区的半导体器件的制造方法，其特征在于，包含下述工序在上述衬底上形成交替地层叠至少1个第1半导体层和至少2个第2半导体层而构成的有源区的工序(a)，其中，上述第2半导体层包含其浓度比上述第1半导体层的浓度高的载流子用杂质，而其膜厚比上述第1半导体层的膜厚薄；在上述有源区上淀积了导体膜后将上述导体膜构图为电极形状的工序(b)；以及在上述工序(b)后，通过对上述导体膜进行热处理使其从上述有源区的表面进入到有源区内并至少与上述各第2半导体层接触的电极的工序(c)。
9.如权利要求8中所述的半导体器件的制造方法，其特征在于在上述工序(c)中，使上述电极与上述至少上述各第2半导体层进行欧姆接触。
10.如权利要求8或9中所述的半导体器件的制造方法，其特征在于上述导体膜是至少包含镍的膜，在上述工序(c)中，在惰性气体气氛中在600℃以上的高温下进行上述热处理。
全文摘要
蓄积型MISFET具备在上述SiC衬底(101)上以外延方式生长的高电阻SiC层(102)；阱区(103)；具有在阱区(103)的表面区域上形成的多重δ掺杂层的n型蓄积沟道层(104)；接触区(105)；栅绝缘膜(108)；以及栅电极(110)。蓄积沟道层(104)为交替地层叠了非掺杂层(104b)和能进行由量子效应引起的朝向非掺杂层(104b)的载流子的渗透的δ掺杂层(104a)的结构。此外，设置了侵入到蓄积沟道层(104)和接触区(105)内以便与接触区(105)直接接触的源电极(111)。由此，不需要由离子注入形成的源区，减少了制造成本。
文档编号H01L27/095GK1592950SQ0380152
公开日2005年3月9日 申请日期2003年7月9日 优先权日2002年7月11日
发明者楠本修, 北畠真, 高桥邦方, 山下贤哉, 宫永良子, 内田正雄 申请人:松下电器产业株式会社