专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，具体涉及在具有SOI层的绝缘体上硅(下面缩写为SOI)衬底上形成的MOSFET及其制造方法。
背景技术：
在使用其中通过绝缘膜(主要是氧化膜)在半导体支撑衬底上形成单晶半导体层(硅层)的SOI衬底形成MOSFET的情况下，在MOSFET的源区和漏区下面形成绝缘膜，由此与使用一般的体衬底形成MOSFET的情况相比，可以减小寄生电容。照此，对于高速化的元件利用SOI衬底制造LSI是有利的，以致该方法已被广泛地采用。
一般，使用SOI衬底的MOSFET可以是完全耗尽型或部分耗尽型，在完全耗尽型中栅极下面的SOI层完全耗尽工作，在部分耗尽型中SOI层没有被完全耗尽，而是用剩余的中性区工作。尽管部分耗尽型的FET具有可以使用根据使用体衬底的工艺的形成方法来制造它的优点，但是剩下与衬底电隔开的中性区。由此，产生所谓的衬底浮置效应，其中中性区的电位相应于工作条件和工作电流波动而改变。这些使电路设计是困难的。另一方面，在完全耗尽型的FET中，由于没有中性区，因此沟道下面的电位不波动。因此，它具有可以实现稳定的电路工作的这样一个优点。
但是，与部分耗尽型的晶体管相比，完全耗尽型的晶体管易受由穿通和短沟道效应引起的性能退化的影响。为了克服该缺陷，SOI层的薄膜厚度必须更薄。一般，为了保持完全耗尽的工作，众所周知SOI层的薄膜厚度必须是栅极长度的1/4长度或更小。因此，如果栅极长度是0.1微米，那么SOI层的薄膜厚度必须是25nm或更小。但是，如果SOI层的薄膜厚度变薄，那么晶体管的源/漏区的薄膜厚度也变薄，以致源/漏区之间的电阻增加。具体，如果在源/漏区上形成金属硅化物层，那么硅层的整个薄膜厚度被硅化，这产生硅化物聚集和可能容易发生布线的破裂的问题，由此增加寄生电阻。通过我们的研究，我们认识到如果SOI层的薄膜厚度是30nm或更小，那么该现象显著地发生。为了防止寄生电阻增加，局部地加厚源/漏区的硅层是有效的。为了对付这些情况，已提出了通过选择性外延生长增加源/漏区上的硅层的方法(例如，日本专利申请特许-公开号2000-223713)。下面参考
该常规技术。
图12(a)至12(d)按步骤顺序示出了前述常规例子的制造方法的剖面图。提供一种SOI衬底，其中通过由氧化膜构成的掩埋绝缘膜2在由硅制成的支撑衬底1上形成半导体层3。如图12(a)所示，通过元件-隔离绝缘膜7c隔离用作有源区的半导体层3，然后在半导体层3上形成栅绝缘膜4，在其上淀积由多晶硅膜和氮化硅膜构成的掩模绝缘膜9，然后通过构图这些层，形成栅电极22。此后，在具有掩模绝缘膜9的栅电极22的侧表面形成侧壁绝缘膜10。
接下来，如图12(b)所示，在包括HCI的硅生长CVD条件下，生长单晶硅至例如具有50nm的薄膜厚度，以由此形成隆起层11e、11f。然后，通过使用离子注入方法，将与用作沟道区的半导体层的导电类型相反的杂质原子注入半导体层3，形成源/漏区3a、3b。
接下来，如图12(c)所示，在除去掩模绝缘膜9之后，例如通过溅射在整个表面上淀积钴至具有30nm至100nm的薄膜厚度，并执行热处理，以由此形成硅化钴层13a、13b和13c。然后，刻蚀掉额外的硅化钴层，由此有选择地剩下硅化钴层13a、13b和13c。
然后，如图12(d)所示，通过CVD在硅化钴层13a、13b和13c上淀积由氧化膜等构成的层间绝缘膜14。这里，可以通过化学-机械抛光(CMP)平整层间绝缘膜14的表面。然后，在层间绝缘膜14中有选择地形成接触开口15a、15b。然后，通过溅射淀积金属如Al，且通过光刻构图，以由此形成通过接触开口15a、15b接触硅化钴层13a、13b和13c的金属电极16。
在使用前述的选择性外延生长方法形成隆起层的方法中，在隆起层的生长边缘产生倒角，导致生长边缘的宽度变窄。照此，难以形成具有低电阻的隆起层。而且，选择性外延生长需要适合于该方法的特殊CVD装置，导致制造成本增加。
而且，在隆起层的生长边缘没有形成倒角的条件下增加硅的情况下，选择性降低，由此需要特殊的光刻工艺以防止短路。作为形成其中不执行选择性生长和不需要光刻工艺的隆起层的方法，提出了一种方法，其中形成元件-隔离绝缘膜，以便高于半导体层(SOI层)，且通过使用CVD、CMP等，将导电材料如硅掩埋在由栅电极和元件-隔离限定的凹陷部分中。
但是，在此情况下，栅电极的表面高度和隆起层的表面高度彼此重合，这导致形成硅化物层时易于发生短路的问题。
本发明的一个目的是解决常规技术中的前述问题，该目的包括首先，允许形成具有低电阻的隆起层，以由此减小源/漏区中的寄生电阻，其次允许不使用光刻工艺形成尽可能不引起短路的隆起层。
发明内容
为了实现前述目的，根据本发明的半导体器件包括半导体层，该半导体层形成在绝缘膜或在绝缘衬底上，同时被元件-隔离绝缘膜围绕且包括沟道区和源/漏区；通过栅绝缘膜在沟道区上形成的栅电极，同时该栅电极被侧壁绝缘膜围绕；以及隆起层，该隆起层由导电材料制成且形成在源/漏区上。半导体器件具有这种结构被侧壁绝缘膜围绕形成的栅电极的表面高度高于元件隔离绝缘膜的表面高度，以及隆起层的表面高度等于或低于元件-隔离绝缘膜的表面高度。
隆起层优选由多晶硅膜，或多晶硅膜和其上形成的金属硅化物膜，或多晶硅膜和其上形成的金属膜，或金属硅化物膜，或金属膜制成。
而且，根据本发明制造半导体器件的方法包括以下步骤(1)在绝缘膜或绝缘衬底上形成元件-隔离绝缘膜，元件-隔离绝缘膜围绕用作沟道区和源/漏区的半导体层且具有比半导体层更厚的薄膜厚度。
(2)通过栅绝缘膜在半导体层上形成栅电极，栅电极的表面高度高于元件-隔离绝缘膜的表面高度；以及(3)在半导体层上有选择地形成导电隆起层，导电隆起层被元件-隔离绝缘膜和栅电极围绕，且导电隆起层的表面高度低于元件-隔离绝缘膜的表面高度。
而且，根据可能具有这种结构的本发明制造半导体器件的方法包括以下步骤(1)通过栅绝缘膜在绝缘膜或绝缘衬底上形成的半导体层上淀积第一栅极形成材料层和掩模材料层；(2)构图掩模材料层、第一栅极形成材料层和半导体层，以便形成岛状，且用元件-隔离绝缘膜填充形成的元件-隔离沟槽；(3)构图掩模材料层和第一栅极形成材料层，以由此形成第一栅电极；(4)在元件-隔离绝缘膜的侧面上和由掩模材料层和第一栅电极形成的叠层体的侧面上形成第一侧壁绝缘膜；(5)用导电隆起层和牺牲填料填充被半导体层上的第一侧壁绝缘膜围绕的凹陷部分；以及(6)除去掩模材料层之后，淀积第二栅极形成材料层并构图它，以由此形成第二栅电极。
图1按步骤顺序示出了本发明的第一实施例的剖面图，图2按照步骤顺序示出了本发明的第一实施例的剖面图，以及图3示出了本发明的第一实施例的平面图。图4示出了本发明的第二实施例的剖面图。图5按照步骤顺序示出了本发明的第三实施例的剖面图。图6按照步骤顺序示出了本发明的第三实施例的剖面图，以及图7示出了本发明的第三实施例的平面图。图8按照步骤顺序示出了本发明的第四实施例的剖面图，以及图9按照步骤顺序示出了本发明的第四实施例的剖面图。图10按照步骤顺序示出了本发明的第五实施例的剖面图，以及图11按照步骤顺序示出了本发明的第五实施例的剖面图。图12按照步骤顺序示出了常规例子的剖面图。
具体实施例方式
接下来，参考附图详细描述根据实施例进行本发明的方式。
(第一实施例)图1(a)至1(e)和图2(a)至2(d)按照步骤顺序示出了根据本发明的第一实施例的半导体器件的制造方法的示意性剖面图。在图1和2中，放大了所示的垂直方向上的尺寸(图的上下方向)。
如图1(a)所示，首先提供SOI衬底，其中在由硅等制成的支撑衬底1上形成由具有100nm厚度的氧化膜构成的掩埋绝缘膜2，然后在绝缘膜2上形成由硅制成的半导体层3至具有5nm至60nm的薄膜厚度。作为这种SOI衬底的替代物，可以使用通过SIMOX(注氧隔离)方法形成的SOI衬底或通过层叠形成的SOI衬底，在SIMOX方法中氧气被离子-注入到硅支撑衬底中。而且，也可以使用其中在绝缘衬底如SOS(蓝宝石上硅)上提供半导体层的SOI衬底。
接下来，通过使用例如离子注入在半导体层3中注入杂质原子形成沟道区。这里，杂质原子的浓度设为适于形成沟道区的杂质浓度。
接下来，通过例如热氧化在半导体层3上形成具有约10nm薄膜厚度的栅绝缘膜4，然后在栅绝缘膜4上淀积例如多晶硅至具有约50nm的薄膜厚度，以便形成第一栅材料层5，且进一步在第一栅材料层5上形成氮化硅膜6至具有约100nm厚度。
接下来，如图1(b)所示，通过各向异性刻蚀将用作元件区的半导体层3、栅绝缘膜4、第一栅材料层5和氮化硅膜6处理为岛状。
然后，通过淀积方法如CVD在整个表面上淀积绝缘膜7如氧化膜至具有约200nm薄膜厚度。然后，通过化学-机械抛光(CMP)，抛光和平整绝缘膜7和用作CMP停止膜的部分氮化硅膜6，以由此形成围绕岛-状的半导体层3的元件-隔离绝缘膜7。由此，元件-隔离绝缘膜7可以形成为具有在半导体层3上拱起的结构。
接下来，如图1(c)所示，使用磷酸等有选择地刻蚀掉氮化硅膜6。然后，通过CVD在第一栅材料层5上淀积由多晶硅膜构成的第二栅材料层8至具有约100nm薄膜厚度。
接下来，如图1(d)所示，在整个表面上淀积由氮化硅膜等构成的掩模绝缘膜9至具有约20nm薄膜厚度之后，使用抗蚀剂等作为掩模按顺序刻蚀掩模绝缘膜9、第二栅材料层8和第一栅材料层5，由此形成第一栅电极5a和第二栅电极8a。
此后，通过使用CVD淀积氧化膜至具有例如150nm的薄膜厚度且连续的各向异性刻蚀，在由掩模绝缘膜9、第二栅电极8a和第一栅电极5a构成的叠层结构的侧壁上以及在元件-隔离绝缘膜7侧壁上分别形成侧壁绝缘膜10。在该步骤完成之后，通过刻蚀除去露出的栅绝缘膜4。注意在形成侧壁绝缘膜10之前，可以通过注入与沟道区相同导电类型的杂质原子到半导体层3中形成晕区或可以通过注入与沟道区相反的导电类型的杂质原子到半导体层3中形成源/漏延伸区。
接下来，如图2(a)所示，通过CVD在整个表面上淀积多晶硅膜11至具有约300nm薄膜厚度。
然后，如图2(b)所示，通过化学-机械抛光平整多晶硅膜11，然后刻蚀掉，以便处于低于元件-隔离绝缘膜的表面高度位置的高度位置。由此，在由元件-隔离绝缘膜7和包括栅电极5a和8a的叠层结构围绕的凹陷部分中形成由多晶硅膜11构成的隆起层11a和11b，如图所示。
如上所述，以此方式处理在凹陷部分中淀积多晶硅膜11，以及通过CMP抛光多晶硅膜11的表面，然后通过刻蚀除去多晶硅膜11，以便具有需要的薄膜厚度，由此形成隆起层11a和11b。因此，可以利用刻蚀的性能均匀隆起层11a、1ib的薄膜厚度。而且，由于隆起层11a、11b的薄膜厚度可以被均匀，因此在隆起层11a、11b上没有形成示出了常规例子的图12(b)中所示的倒角11d，由此在通常成为倒角11d的部分中填充多晶硅膜11。这些能够减小之后描述的接触开口中的金属电极16和要降低的半导体层3的区域之间的电阻。通过设置隆起区的厚度为30nm或更多还可以进一步抑制电阻的增加。
接下来，通过离子注入将与沟道的导电类型相反的杂质原子注入到第二栅电极8a、第一栅电极5a和隆起层11a、11b中并通过例如在1000℃下执行热处理10秒，给予多晶硅膜导电性，同时在半导体层3中形成相反导电类型的源/漏区3a、3b。
接下来，如图2(c)所示，在除去栅电极8a上的掩模绝缘膜9之后(可以在离子注入工序之前除去掩模绝缘膜9)，例如，通过溅射在整个表面上淀积钴至具有30nm至100nm的薄膜厚度，并执行热处理，由此形成硅化钴层13a、13b和13c。
然后，刻蚀掉额外的钴，由此有选择地剩下硅化钴层13a、13b和13c。这里，隆起层11a、11b的顶表面和栅电极(5a、8a)的具有高度差，在除去掩模绝缘膜9的栅电极8a上形成凹陷部分。由此，防止隆起层11a、11b和栅电极(8a、5a)之间短路。
然后，如图2(d)所示，通过CVD在整个表面上淀积由氧化层等构成的层间绝缘膜14，以及必要时通过化学-机械抛光平整层间绝缘膜14的表面。然后，通过有选择地刻蚀掉层间绝缘膜14，形成接触开口15a、15b(未示出硅化物层13c上的接触开口15c)。
然后，通过淀积金属膜和通过光刻法构图形成通过接触开口接触硅化物层13a、13b和13c的金属电极16。
图3示出了本发明的第一实施例的平面图，且在图2(d)中示出了沿图3的线III-III的剖面图。
如上所述，通过元件-隔离绝缘膜7在半导体层3上拱起和元件-隔离绝缘膜7和栅电极5a、8a的侧壁分别覆有侧壁绝缘膜10的这种结构形成凹陷部分。而且，可以通过使用CVD的薄膜淀积和通过使用CMP的平整和刻蚀在凹陷部分中的源/漏区3a、3b上以自对准方式形成待掩埋的隆起层11a、11b。因此，在本发明中，不需要使用与常规方法一样的选择性外延生长，也不特殊处理。而且，从不产生在选择性外延生长方法中引起问题的倒角。因此，该结构提供可以大规模减小电阻的优点。而且，由于元件-隔离绝缘膜7在半导体层3上拱起，不需要在元件-隔离绝缘膜7未拱起的结构中需要的通过光刻胶等的构图，由此可以简化步骤。此外，如图3所示，源/漏区3a、3b的位置和隆起层11a、11b的位置没有偏移，以及可以缩短相邻区之间的边缘，以致具有小型化的优点。而且，通过使栅电极5a、8a的表面高度高于隆起层11a、11b的表面高度以及通过在由栅电极5a、8a上的侧壁绝缘膜10围绕的凹陷部分中形成硅化物，可以有效地防止栅电极5a、8a以及源/漏区3a、3b之间短路，而不扩展该区域(不牺牲集成度)。
如上所述，在本发明的半导体器件中，即使在使用其中半导体层3的薄膜厚度是30nm或更小的SOI衬底，由此增加源/漏区3a、3b的寄生电阻的情况下，也可以以自对准方式形成具有任意薄膜厚度的隆起层11a、11b，由此可以减小源/漏区3a、3b中的寄生电阻的电阻值。
(第二实施例)图4示出了本发明的第二实施例的剖面图。在图4中，放大了所示的垂直方向上的尺寸(图中的上下方向)。
根据图4所示的第二实施例的半导体器件包括，在支撑衬底1上形成的掩埋绝缘膜2，由硅薄膜构成的半导体层3，在部分半导体层3中形成的源/漏区3a、3b，围绕半导体层3的元件-隔离绝缘膜7，在半导体层3上形成的栅绝缘膜4，第一栅电极5a和第二栅电极8a，在第二栅电极的侧壁上形成的侧壁绝缘膜10，由元件-隔离绝缘膜7(以及其侧壁绝缘膜10)和栅电极(以及其侧壁绝缘膜10)围绕的凹陷部分中掩埋形成的金属硅化物膜构成的隆起层11e、11d，覆盖整个表面的层间绝缘膜14，在层间绝缘膜14上形成以便通过层间绝缘膜14中提供的接触开口接触隆起层11e、11d的金属电极16。
尽管，第一实施例中的隆起层11a、11b由多晶硅膜构成，但是第二实施例中的隆起层11a、11b由金属硅化物膜构成。
在图4所示的实施例中，隆起层11a、11b不是由硅层构成，而是由能够实现隆起层11a、11b具有低阻抗的金属硅化物层构成。该隆起层11a、11b可以由金属硅化物层如硅化钴、硅化钨、硅化钼以及硅化钛构成。代替这些金属硅化物层，隆起层11a、11b可以由金属膜，如通过阻挡膜如钨膜或氮化钛膜形成的钨膜构成。以此方式通过使用金属膜形成隆起层11a、11b，可以进一步减小隆起层的电阻。
通过在凹陷部分中淀积金属硅化物或金属膜并通过CMP和刻蚀平整它们容易形成由如上所述的金属硅化物或金属膜构成的隆起层11a、11b。
以此方式，在本发明中，即使使用具有比硅薄膜更小选择性和选择性生长是困难的金属硅化物膜或金属膜，不利用光刻技术也可以形成隆起层11a、11b。
而且，可以通过淀积非晶硅膜并通过热处理使之转变为多晶体形成隆起11a、11b。通过对非晶膜执行热处理，可以形成具有大的晶粒尺寸的硅层。这些允许隆起层11具有低于通过淀积多晶硅膜形成的电阻。
(第三实施例)图5(a)至5(e)和图6(a)至6(d)按照步骤顺序示出了根据本发明的第三实施例的半导体器件的制造方法的示意性剖面图。在图5和6中，放大了所示的垂直方向上的尺寸(图中的上下方向)。
首先，如图5(a)所示，提供一种如此形成的SOI衬底在由硅等构成的支撑衬底1上层叠例如由具有100nm薄膜厚度的氧化膜构成的掩埋绝缘膜2和由硅等构成的、具有5nm至60nm薄膜厚度的半导体层3。
接下来，通过例如离子注入将第一导电类型的杂质原子注入半导体层中，以便处于适于形成沟道区的浓度。然后，通过例如热氧化在半导体层3上形成具有约10nm薄膜厚度的栅氧化层，以及在栅氧化层上分别形成具有约50nm薄膜厚度的、由多晶硅等构成第一栅材料层5和进一步形成氮化硅膜6至具有约200nm薄膜厚度。
接下来，如图5(b)所示，各向异性地刻蚀氮化硅膜6、第一栅材料层5、栅绝缘膜4和半导体层3为岛状。然后，通过淀积方法如CVD在整个表面上淀积绝缘膜(7)如氧化膜至具有约300nm的薄膜厚度。然后，通过化学-机械抛光，抛光和平整绝缘膜(7)和用作化学-机械抛光停止膜的部分氮化硅膜6，以由此在元件区中形成围绕半导体层3的元件-隔离绝缘膜7。由此，元件-隔离绝缘膜7配置为在半导体层3上拱起。
接下来，如图5(c)所示，在用于形成栅电极的区域上通过一般的光刻法形成用作掩模的抗蚀剂膜(未示出)，各向异性地刻蚀氮化硅膜6和第一栅材料层5，以由此形成包括其表面上的氮化硅膜6的第一栅电极5a。
接下来，在除去抗蚀剂膜之后，通过CVD淀积氧化硅膜至具有例如150nm的薄膜厚度，然后各向异性地刻蚀，由此在栅电极5a和氮化硅膜6的侧壁上以及在元件-隔离绝缘膜7的内侧壁上分别形成侧壁绝缘膜10。在该工序过程中，部分栅绝缘膜4被刻蚀以及露出用作半导体层3的源/漏区的部分。注意在形成侧壁绝缘膜10之前，可以通过注入与沟道区相同导电类型的杂质原子到半导体层3中形成晕区或可以通过注入与沟道区相反的导电类型的杂质原子到半导体层3中形成源/漏延伸区。
接下来，如图5(d)所示，通过CVD在由元件-隔离绝缘膜7上的侧壁绝缘膜10和由氮化硅膜6和栅电极5a上的侧壁绝缘膜10限定的凹陷部分中淀积多晶硅膜(11)至具有约300nm的薄膜厚度，以及通过化学-机械抛光平整，然后刻蚀多晶硅膜，以由此在由元件-隔离绝缘膜7和栅电极5a围绕的凹陷部分中形成由多晶硅膜构成的隆起层11a和11b。
以此方式，由于元件-隔离绝缘膜7在半导体层3上拱起，以致形成凹陷结构，在对多晶硅膜执行CMP的工序中，不仅拱起的元件-隔离绝缘膜7用作CMP的停止层，而且由于凹陷的结构可以均匀的形成隆起层11a、11b的薄膜厚度。而且，通过设置隆起层11a、11b的厚度为30nm或更多，可以抑制电阻的增加。该理由与第一实施例中所述的相同。
接下来，通过离子注入将与沟道的导电类型相反的杂质原子注入隆起层11a、11b中，以及通过例如在1000℃执行热处理10秒，在半导体层3的区域中形成源/漏区3a和3b。
接下来，如图5(e)所示，通过CVD在整个表面上淀积例如由氧化膜构成的绝缘膜(18)并通过CMP处理，以便在隆起层11a、11b上有选择地剩下，以由此形成牺牲绝缘膜18。
接下来，如图6(a)所示，使用磷酸等有选择地刻蚀掉栅电极5a上的氮化硅膜6，通过CVD在整个表面上淀积多晶硅膜且通过离子注入给于导电性，然后构图多晶硅膜，以由此形成接触第一栅电极5a的第二栅电极8b。
接下来，如图6(b)所示，使用第二栅电极8b作为掩模(用于形成第二栅电极8b的抗蚀剂可以用作掩模)，各向异性地刻蚀掉牺牲绝缘膜18，以由此使得隆起层11a、11b的表面露出。
接下来，如图6(c)所示，例如淀积氧化硅膜至具有约50nm的薄膜厚度且各向异性地刻蚀氧化硅膜，以由此在栅电极5a和8a的侧壁区上形成侧壁绝缘膜19。
接下来，例如，通过溅射在整个表面上淀积具有约30nm至100nm薄膜厚度的钴，以由此形成硅化钴13a、13b和13c。然后，刻蚀掉额外的钴，以致有选择地剩下硅化钴层13a、13b和13c。
接下来，如图6(d)所示，通过与第一实施例中所述相同的方法形成层间绝缘膜14和金属电极16，然后完成根据本实施例的半导体器件制造步骤。
图7示出了第三实施例的平面图。图6(d)是沿图7中的线VII-VII的剖面图。
如图7所示，在本实施例中，可以形成硅化物层13b、13a，以在栅电极5a、8a上形成硅化物层13c时在元件-隔离绝缘膜7上延伸，由此可以在元件-隔离绝缘膜7上形成用于连接栅电极5a、8a和金属电极16的接触开口。照此，可以使元件小型化和可以减小电阻。
(第四实施例)图8(a)至8(e)和图9(a)至9(d)按照步骤顺序示出了根据本发明的第四实施例的半导体器件的制造方法的示意性剖面图。在图8和9中，放大了所示的垂直方向上的尺寸(图中的上下方向)。
直到图8(d)所示的本实施例的步骤与图5(a)至5(d)所示的第三实施例的相同，因此省略了该说明。如图8(d)所示，下面将说明它被处理之后的制造方法。
如图8(e)所示，通过溅射在整个表面上淀积铝膜(20)且铝膜(20)被深腐蚀(或执行化学-机械抛光)，以便在隆起层11a、11b上有选择地剩下，以由此形成牺牲铝膜20。
接下来，如图9(a)所示，使用磷酸等有选择地刻蚀掉栅电极5a上的氮化硅膜9，通过CVD淀积多晶硅膜，通过离子注入给于多晶硅膜导电性，然后构图多晶硅膜，以由此形成接触栅电极5a的第二栅电极8b。
接下来，如图9(b)所示，刻蚀掉牺牲铝膜20，以由此使得隆起层11a、11b的表面露出。
然后，如图9(c)所示，例如淀积氧化硅膜至具有约80nm的薄膜厚度且各向异性地刻蚀氧化硅膜，由此在栅电极5a和8a的侧壁区上形成侧壁绝缘膜19。
然后，例如，通过溅射在整个表面上淀积钴至具有30nm至100nm的薄膜厚度，并执行热处理，以由此形成硅化钴层13a、13b和13c。然后，刻蚀掉额外的钴，以致有选择地剩下硅化钴层13a、13b和13c。
接下来，如图9(d)所示，通过与第一实施例中所述相同的方法形成层间绝缘膜14和金属电极16，然后完成根据本实施例的半导体器件的制造步骤。
(第五实施例)图10(a)至10(f)和图11(a)至11(f)按照步骤顺序示出了根据本发明的第五实施例的半导体器件的制造方法的示意性剖面图。在图10和11中，放大了所示的垂直方向上的尺寸(图中的上下方向)。
首先，如图10(a)所示，在SOI衬底上淀积氧化硅膜21至具有约150nm的薄膜厚度，SOI衬底如此形成通过掩埋的绝缘膜2在支撑衬底1形成具有5nm至60nm的薄膜厚度的半导体层(硅层)3。
接下来，如图10(b)所示，有选择地刻蚀氧化硅膜21和半导体层3，由此将元件区中的氧化硅膜21和半导体层3处理为岛状。
然后，如图10(c)所示，通过CVD淀积氮化硅膜7a，以便比氧化硅膜21和半导体层3的总薄膜厚度更厚。
然后，如图10(d)所示，在通过化学-机械抛光法抛光预定量的氮化硅膜7a之后，通过等离子体刻蚀法刻蚀氮化硅膜7a，直到在表面上露出氮化硅膜21，以由此形成元件-隔离绝缘膜7b，平整元件-隔离绝缘膜7b的顶部边缘部分。对于这些元件-隔离绝缘膜7b，使用氮化硅膜7a。
然后，如图10(e)所示，使用氟化酸刻蚀掉氧化硅膜21，以由此使得半导体层3的表面露出。在该步骤中，通过元件-隔离绝缘膜7b和半导体层3形成用于形成之后所述的隆起层11a、11b的凹陷部分。
接下来，如图10(f)所示，通过热氧化在凹陷部分中形成接触半导体层3的表面的栅绝缘膜4，然后，在通过执行CVD和化学-机械抛光在围绕半导体层3的凹陷部分中掩埋由多晶硅构成的第一栅材料层5。
接下来，如图11(a)所示，使用CVD淀积由多晶硅构成的第二栅材料层8至约80nm的薄膜厚度，然后同样使用CVD在其上形成由氧化硅膜构成的掩模绝缘膜9a。
然后，如图11(b)所示，构图掩模绝缘膜9a、第二栅材料层8和第一栅材料层5，以由此形成第一栅电极5a和第二栅电极8a。
接下来，如图11(c)所示，使用CVD淀积氧化膜至例如具有150nm的薄膜厚度并各向异性地刻蚀，以由此在包括掩模绝缘膜9a的栅电极5a、8a的侧壁上和在元件-隔离绝缘膜7b的内侧壁上分别形成侧壁绝缘膜10。
接下来，如图11(d)所示，使用CVD淀积多晶硅膜至具有约300nm的薄膜厚度并通过化学-机械抛光平整，然后深腐蚀多晶硅膜，由此在被元件-隔离绝缘膜7b和栅电极围绕的凹陷部分中形成由多晶硅膜构成的隆起层11a和11b。
接下来，通过离子注入将与沟道的导电类型相反的杂质原子注入第二栅电极8a、第一栅电极5a和隆起层11a、11b中并在例如1000℃下执行热处理10秒。由此，给于栅电极5a、8a和隆起层11a、11b导电性，同时形成与半导体层3的导电类型相反的源/漏区3a和3b。
接下来，如图11(e)所示，在除去栅电极8a上的掩模绝缘膜9a之后(可以在离子注入步骤之前除去掩模绝缘膜9a)，例如，通过溅射在整个表面上淀积钴至具有30nm至100nm的薄膜厚度，并执行热处理，由此形成硅化钴层13a、13b和13e。然后，刻蚀掉额外的钴，以致有选择地剩下硅化钴层13a、13b和13c。这里，隆起层11a、11b的顶表面和栅电极5a、8a的顶表面具有高度差。因此，可以防止它们之间的短路。
然后，如图11(f)所示，通过CVD淀积例如由氧化膜构成的层间绝缘膜，且必要时通过CMP平整层间绝缘膜14的表面，然后有选择地刻蚀掉层间绝缘膜14，以由此形成接触开口15a和15b。然后，通过金属膜的淀积和通过光刻构图，形成通过接触开口接触硅化物层的金属电极16，完成根据本实施例的半导体器件的制造步骤。
尽管上面根据优选实施例描述了本发明，但是本发明不局限于这些实施例。在不背离本发明的主题范围内可以在任何时候修改本发明。例如，在第一和第三至第五实施例中，尽管硅化物层用于隆起层和栅电极，但是它们之一或他们两者可以单独由多晶硅制成。而且，尽管形成硅化物膜以便减小多晶硅膜的电阻，但是通过在多晶硅膜上形成金属膜代替硅化物膜也可以实现电阻的减小。此外，尽管在实施例中通过执行化学-机械抛光和刻蚀在凹陷部分中掩埋隆起层，但是它可以仅仅由刻蚀来执行。
工业实用性如上所述，在本发明中，元件-隔离绝缘膜形成为比半导体层更厚，半导体层是SOI层，以及栅电极形成为比元件-隔离绝缘膜更厚，以及在通过栅电极和元件-隔离绝缘膜形成的凹陷部分中形成隆起层。由此，不使用光刻工艺可以在源/漏区上形成厚的和低电阻的隆起层。
而且，在本发明中，栅电极的表面高度设为高于隆起层的表面高度，由此即使在隆起层和栅电极上形成金属硅化物膜，也可以有效地防止它们之间短路。
权利要求
1.一种半导体器件，包括半导体层，该半导体层在绝缘膜上或在绝缘衬底上形成，同时被元件-隔离绝缘膜围绕，以及包括沟道区和源/漏区；通过栅绝缘膜在沟道区上形成的栅电极，该栅电极同时被侧壁绝缘膜围绕；以及隆起层，该隆起层由导电材料制成且形成在源/漏区上，同时被元件-隔离绝缘膜和栅电极围绕；其中，如此形成隆起层，以便掩埋在由其上形成侧壁绝缘膜的栅电极和由其上形成侧壁绝缘膜的元件-隔离绝缘膜限定的凹陷部分中，同时具有不同于栅电极的高度。
2.如权利要求1所述的半导体器件，其中栅电极的表面高度高于元件-隔离绝缘膜的表面高度，以及隆起层的表面高度等于或低于元件-隔离绝缘膜的表面高度。
3.如权利要求1或2所述的半导体器件，其中隆起层包括多晶硅膜，或多晶硅膜和其上形成的金属硅化物膜，或多晶硅膜和其上形成的金属膜，或金属硅化物膜，或金属膜。
4.如权利要求1、2或3所述的半导体器件，其中半导体层的薄膜厚度是30nm或更小。
5.如权利要求1、2、3或4的任意一项所述的半导体器件，其中栅电极包括两层多晶硅膜，或两层多晶硅膜和其上形成的金属硅化物膜，或两层多晶硅膜和其上形成的金属膜。
6.如权利要求1、2、3、4或5的任意一项所述的半导体器件，其中隆起层的薄膜厚度是30nm或更小。
7.一种制造半导体器件的方法，包括以下步骤(1)在绝缘膜或绝缘衬底上形成元件-隔离绝缘膜，元件-隔离绝缘膜围绕用作沟道区和源/漏区的半导体层且具有比半导体层更厚的薄膜厚度；(2)通过栅绝缘膜在半导体层上形成栅电极，栅电极的表面高度高于元件-隔离绝缘膜的表面高度；以及(3)在位于由元件-隔离绝缘膜和栅电极围绕的凹陷部分中的半导体层上有选择地形成导电隆起层，导电隆起层的表面高度等于或低于元件-隔离绝缘膜的表面高度。
8.如权利要求7所述的制造半导体器件的方法，还包括，在步骤(2)之后但是在步骤(3)之前，在栅电极的侧面上和元件-隔离绝缘膜的侧面上形成侧壁绝缘膜的步骤。
9.如权利要求7或8所述的制造半导体器件的方法，其中步骤(3)包括淀积导电膜的步骤；以及通过刻蚀或通过化学-机械抛光(CMP)和刻蚀除去不必要的导电膜的步骤。
10.如权利要求7、8或9的任意一项所述的制造半导体器件的方法，其中隆起层由多晶硅制成，以及在步骤(3)之后，增加在隆起层上形成金属硅化物膜的步骤。
11.如权利要求10所述的制造半导体器件的方法，其中栅电极由多晶硅制成，以及在步骤(2)中，在步骤(3)之后从除去掩模绝缘膜的栅电极上形成掩模绝缘膜，以及在隆起层上形成金属硅化物膜的步骤中，在同一时间还在栅电极上形成金属硅化物膜。
12.如权利要求6、7、8、9或10的任意一项所述的制造半导体器件的方法，其中结合步骤(1)和步骤(2)的步骤包含以下步骤(a)通过栅绝缘膜在半导体层上淀积第一栅极形成材料层和用作掩模绝缘膜的第一绝缘膜；(b)构图第一绝缘膜、第一栅极形成材料层和半导体层以便形成岛状；(c)在整个表面上淀积用作元件-隔离绝缘膜的第二绝缘膜之后，执行化学-机械抛光，以便除去至少部分第一绝缘膜，以由此形成围绕岛-状半导体层的元件-隔离绝缘膜；以及(d)在除去第一绝缘膜之后，如果第一绝缘膜存在，那么淀积第二栅极形成材料层和用作掩模绝缘膜的第三绝缘膜，构图第三绝缘膜、第二栅极形成材料层和第一栅极形成材料层，以由此在其表面上形成具有掩模绝缘膜的栅电极。
13.一种制造半导体器件的方法，包括以下步骤(1)通过栅绝缘膜在绝缘膜或绝缘衬底上形成的半导体层上淀积第一栅极形成材料层和掩模材料层；(2)构图掩模材料层、第一栅极形成材料层和半导体层，以便形成岛状，且用元件-隔离绝缘膜填充形成的元件-隔离沟槽；(3)构图掩模材料层和第一栅极形成材料层，以由此形成第一栅电极；(4)在元件-隔离绝缘膜的侧面上和由掩模材料层和第一栅电极形成的层叠体的侧面上形成第一侧壁绝缘膜；(5)用导电隆起层和牺牲填料填充由半导体层上的第一侧壁绝缘膜围绕的凹陷部分；以及(6)在除去掩模材料层之后，淀积第二栅极形成材料层并构图它以由此形成第二栅电极。
14.如权利要求13所述的制造半导体器件的方法，还包括，在步骤(6)之后，增加至少除去隆起层上的牺牲填料，在第二栅电极的侧面上形成第二侧壁绝缘膜以及在隆起层和第二栅电极的顶表面上形成金属硅化物层的步骤。
15.如权利要求13或14所述的制造半导体器件的方法，其中掩模材料层是氮化硅膜，牺牲填料是氧化硅膜或金属膜。
16.如权利要求13、14或15的任意一项所述的制造半导体器件的方法，其中步骤(5)包含以下步骤(a)在整个表面淀积导电材料以及通过刻蚀或通过化学-机械抛光和刻蚀形成隆起层，以便剩下导电材料，以具有小于凹陷部分的深度的薄膜厚度；以及(b)淀积用作牺牲填料的材料，以及通过执行化学-机械抛光用牺牲填料填充凹陷部分。
全文摘要
在具有薄膜SOI层的FET中，防止源/漏区中的寄生电阻增加。为了实现不使用光刻工艺在源/漏区上形成隆起层且没有短路的担心。围绕岛－状半导体层(SOI)(3)形成比半导体层(3)高的元件－隔离绝缘膜(7)，同时在半导体层(3)上形成比元件－隔离绝缘膜(7)高的栅电极(5a、8a)。在整个表面上淀积多晶硅膜(11)。通过化学－机械抛光和深腐蚀在源/漏区(3a、3b)上形成比元件－隔离绝缘膜(7)更短的隆起层(11a、11b)。在栅电极上和在隆起层上形成硅化物层(13a至13c)。形成层间绝缘膜(14)和形成金属电极(16)。
文档编号H01L29/786GK1613151SQ03802028
公开日2005年5月4日 申请日期2003年2月13日 优先权日2002年2月18日
发明者李钟旭, 武村久 申请人:日本电气株式会社