专利名称：伪非易失性直接隧穿浮栅器件的制作方法
技术领域：
本发明涉及一种用于调节存储在一浮栅半导体器件浮栅上的电荷的方法和装置。更特定而言，本发明涉及使用一直接隧穿(direct-tunneling)机制调节模拟和数字值伪非易失性浮栅(PNVFG)MOSFET上所存储的电荷。
背景技术：
目前有许多种用于存储信息的半导体器件。存储通常分为两类长期或短期。长期存储器件包括只读存储器(ROM)、可编程只读存储器(PROM)、电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、快闪非易失性存储器(Flash NVM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器及许多其他存储器。在许多该些长期存储器件中，所存储的信息包括一些存储在一半导体器件的电荷保持区域中的电荷。长期存储器通常具有相对低的泄漏率，因此其在约数年的时间内保持可读。短期存储器件通常比长期存储器件更致密且更易于擦除及重写，但通常具有泄漏率相对高的缺点。该些器件包括已知的动态随机存取存储器(DRAM)、切换式电容电路及容性微调电路及其变化形式。由于该些器件通常会在数微秒至数毫秒的时标内丢失其所存储的电荷，故需要经常更新，更新频率至少使其可随时间保持所存储信息。半导体设计技术领域的技术人员熟知许多用于刷新的电路。
现有许多用于在浮栅MOSFET(金属氧化物半导体场效应晶体管)上以非易失性方式存储电荷的方法。该些方法通常需要使用比那些正常运行CMOS(互补金属氧化物半导体)逻辑所需电压高的电压，和/或其采用非对称电荷控制，其中一种技术用于向浮栅添加电荷，而一种不同的技术(具有相应的不同结构和/或不同功率要求)用于自浮栅移除电荷。在多数方法中，当电荷处于改变状态时不能读出浮栅上所存储的电荷值。
转至图1，其以简化形式例示此一器件的一典型现有技术方法。浮栅MOSFET10形成于半导体晶片的p-基板12上。其中形成有n-阱14，且在该n-阱中形成有由p+材料构成的源极区16和漏极区18。源极区16和漏极区18之间的通道20之上，是例如氧化硅(或氮化硅或氮氧化硅或其他熟知绝缘材料)等绝缘体层21，该层可通过生长或沉积形成。绝缘体21之上形成一电荷保持层22或“浮栅”，其能保持电荷，通常为一被绝缘的导电体，例如金属或重掺杂的多晶硅。通常施加一附加绝缘体层24且结构顶部通常有一导电控制栅26。控制栅26通常构建在一重掺杂多晶硅的第二层内。向浮栅MOSFET添加电荷和/或自其移除电荷的常用方法是使用富勒-诺德汉(Fowler-Nordheim)(FN)隧穿。图2A、2B和2C为显示半导体、绝缘体及栅的电子能带图。图2A显示绝缘体两端未施加电压的一状态。如图2A中所示，一个相对厚且泄漏量低的纯SiO2绝缘体27形成一势垒28，将浮栅30与半导体基板的掺杂区域32隔开。在图2B所示FN隧穿中，施加于绝缘体28两端的电压使电子藉助量子力学机制隧穿半导体32与绝缘体27之间的势垒28，进入绝缘体27的导电带，并由此被输送至浮栅30。同样，一相反极性的电压使电子自浮栅30通过绝缘体27输送至半导体32。FN隧穿充许电荷积聚在浮栅30上或自其移除。
使用富勒-诺德汉隧穿转移电荷具有某些缺点。首先，其要求使用的电压通常超过正常CMOS电路运行所用电压。因此，需要使用电荷泵或额外的电源。第二，该控制栅通常需要第二层多晶硅。与常用单多晶硅CMOS工艺相比，此额外多晶硅层使器件制造的成本及复杂性增加。第三，由于实施富勒-诺德汉隧穿绝缘体需要相对高的电场，因此绝缘体会逐渐出现损坏，通常导致电荷泄漏增加。此损坏通常表现为应力导致的漏电流(SILC)，且是多数EEPROM或Flash非易失性存储器寿命有限(例如，在目前市售产品中约105个循环)的原因所在。
富勒-诺德汉隧穿的一替代形式是直接隧穿。在图2C所示直接隧穿中，绝缘体27足够薄，即使当绝缘体27两端的电压小于半导体32和绝缘体27之间的电子亲合势(例如，对于硅-SiO2阻挡层为3.2伏)时也会出现明显的隧穿。相比富勒-诺德汉隧穿，使用直接隧穿的一个显著优点是绝缘体应力及SILC因绝缘体电场减弱而降低。另一显著优点是直接隧穿不需明显高出正常逻辑-CMOS运行所需电压的电压。目前直接隧穿没有广泛用于电子应用的一个原因是，绝缘体往往会通过写或擦除绝缘体使用的相同直接隧穿机制泄漏电子，并因而不能将电荷在浮栅上长期保留(自数毫秒至或许数小时或数天)。对于存储器应用而言，某些人已通过使用控制栅和刷新电路来实际制造一低刷新率DRAM，而提高了直接隧穿绝缘体的有效保持时间。另外一些人则已修改了绝缘体和/或浮栅，增加一泄漏停止阻挡层，来延迟或减少泄漏。由于需要在浮栅上布置一控制栅或需要专门的CMOS处理来增添泄漏停止阻挡层，因而该些方法均不能用于标准单-多逻辑CMOS。直接隧穿没有广泛用于电子应用的第二个原因是，浮栅通常与非易失性存储器相联系，而非易失性存储器通常优化用于存储数字数据，其一附带情况是，不论非易失性存储器器件是使用FN或是直接隧穿或是另一机制来写或擦除浮栅，其大多数均不允许同时读和写或读和擦除。因此，CMOS电路设计者通常不能利用直接隧穿浮栅电路。
需要提供一种与一般单多晶硅逻辑-CMOS工艺技术兼容的浮栅存储器器件，而不需要双多晶硅控制栅且不需改良的CMOS处理，同时使用直接隧穿方法用于向浮栅添加电荷和/或自其移除电荷。也需要提供一种可同时读和写和/或读和擦除的浮栅存储器器件，以便于在模拟和/或数字电路设计中使用该类浮栅电路。
发明内容
本发明提供一种半导体器件，该器件使用一浮栅存储模拟和数字值信息，存储时间以数毫秒至数小时量度。电荷通过直接电子隧穿周围的绝缘体添加至浮栅和/或自浮栅中移除，其中该绝缘体通常足够薄，使得在绝缘体电压小于半导体与绝缘体之间和/或浮栅与绝缘体之间的电子亲合力时也会出现明显隧穿。视需要刷新或更新所存储的信息。在许多应用中，刷新所存储信息的同时无需中断正常电路运行。向浮栅添加或自其中移除电荷可利用不同的电路输入实施，以定制浮栅器件的性能及响应。本文所揭示的浮栅结构中不需使用控制栅。
该些附图均纳入该说明书并构成该说明书的一部分，其显示本发明的一或多个实施例，且与详细说明一起用于解释本发明的原理及实施形式。
其中图1是根据现有技术的双多晶硅CMOS浮栅MOSFET的侧视截面图。
图2A、2B和2C的电子能带图显示穿过一绝缘层的电子FN隧穿与直接隧穿之间差异。
图2D、2E和2F是以电荷为基础的各种类型半导体存储器器件电荷衰减对时间的曲线图。
图3A、3B和3C是电子直接隧穿一薄绝缘层的电子能带图。
图4A、4B、4C和4D所示电路简图显示根据本发明实施例通过直接隧穿一电容器用于浮栅充电和/或放电的四种基本电路构造。
图5A、5B、5C、5D、5E、5F和5G是根据本发明实施例一隧穿电容器的诸多可能实施形式中几种形式的示意图和相应侧视截面图。
图6A、6B、6C、6D和6E所示电路简图显示根据本发明若干实施例的电路，其中一pFET读出晶体管本身用于执行直接隧穿运行来充电和/或放电其自身之浮栅中之一或两者。
图7A、7B、7C、7D和7E所示电路简图显示根据本发明若干实施例的电路，其中一nFET读出晶体管本身用于执行直接隧穿运行来充电和/或放电其自身之浮栅中之一或两者。
图8A、8B、8C和8D所示电路简图显示本发明若干实施例，其中一或多个MOSFET、电容器或其他绝缘器件可连接至一浮栅。
图9是图5C电路的电流-电压(I-V)特性曲线的半对数图。
图10是图5D电路布置的俯视图。
图11是图5D和图10电路I-V特性曲线的半对数图。
图12A、12B和12C分别是图6B电路布置的电路简图、侧视截面图和俯视图，该电路使用一单一pMOS隧穿电容器与一四端读出pFET来形成一本发明实施例的PNVFG器件。
图13A、13B和13C分别是图4C电路布置的电路简图、侧视截面图和俯视图，该电路使用分别用于将电子隧穿至浮栅上及离开浮栅的一pMOS和一nMOS隧穿电容器和g四端读出pFET来形成一本发明另一实施例的PNVFG器件。
图14A、14B和14C分别是图7C电路布置的电路简图、侧视截面图和俯视图，该电路使用一单一pMOS隧穿电容器与一四端读出nFET形成本发明一实施例的PNVFG器件。
图15A、15B和15C分别是一电路布置的电路简图、侧视截面图和俯视图，该电路使用一自浮栅移除电子的单一pMOS隧穿电容器及一经由沟道热电子注入(CHEI)向浮栅添加电子的四端读出pFET来形成本发明一实施例的PNVFG器件。
图16A、16B和16C分别是一电路布置的电路简图、侧视截面图和俯视图，该电路使用一自浮栅移除电子的单一pMOS隧穿电容器及一经由碰撞电离热电子注入(IHEI)向浮栅添加电子的四端读出pFET来形成本发明一实施例的PNVFG器件。
图17A和17B分别是根据本发明一实施例一PNVFG压变电容器的电路简图和一用于更新电容器浮栅电荷的更新电路的电路简图。
具体实施例方式
在本文中，本发明各实施例是在伪非易失性直接隧穿浮栅半导体器件的语境下阐述。所属领域的技术人员应了解，本发明的下述详细阐述内容仅用于描述目的而不欲以任何方式加以限制。受益于该揭示内容的所属领域的技术人员可容易地想到本发明的其他实施例。现在将详细阐述如附图中所绘示的本发明实施例。在整个附图及下文详细阐述中将使用相同的参考标记代表相同或类似部分。
为清晰起见，并未显示及阐述本文所述实施形式的所有常规特征。当然，应了解，在任何实际实施形式的研发中，必须作出无数针对实施形式的决策以达成研究者的特定目标，例如，符合与应用及商业有关的限制条件，且该些特定目标将因实施形式不同及研究者不同而有所不同。而且，应了解，此一研究工作可能复杂且耗时，但对于受益于该揭示内容的所属领域的技术人员而言仍然是一项常规设计任务。
本发明是关于一种用于在一浮栅上以电荷形式存储模拟或数字值信息的伪非易失性半导体器件。根据本发明，使用直接隧穿(与富勒-诺德汉隧穿相反)来将电荷转移至浮栅和/或将其自浮栅移除。为出现直接隧穿，绝缘体必须足够薄，以致预期某些电荷会随后自该浮栅泄漏，因此并不预期信息会完整地保持某一时间以上(通常数毫秒至数小时，而非数年至数十年)且需要在适当时期内更新、重写或刷新。
此一器件尽管不适合于数字和/或模拟信息的长期无电档案存储，但对于某些应用而言较适宜且甚至极为理想，尤其是最好避免使用芯片外高电压或避免使用电荷泵电路在芯片上形成高电压(如富勒-诺德汉隧穿通常所需)或最好避免非对称写速率(如通常在使用富勒-诺德汉隧穿来写浮栅和热电子注入来将其擦除(或相反)的浮栅器件中)的应用。而且，此一器件对于需要比传统电容器电路所能提供电荷存储时间长的电荷存储的应用而言可较适宜且甚至极为理想，在该类应用中，用于将电容器充电或放电的pn结中出现的泄漏电流使保持时间以数微秒至数毫秒量度，但在该类应用中既不需要也无必要将信息存储数月或数年。
例如，本发明可用于存储定期校准的模数转换器(ADC)和数模转换器(DAC)的校准信息，且其中本发明适用于在该些校准事件之间的时段内存储信息。本发明也可用于存储供线性化转移函数用的伪非易失性调整信息，存储用于连续可变延时电路的延迟值，调整浮栅微调可变电容器的电容值，调整可调电流源的输出电流，调整可调电压源的输出电压，微调运算跨导放大器(OTA)的输入补偿，微调压控振荡器(VCO)的中心频率，微调信号混合器的图像抑制响应及类似应用。
以下特点使本发明成为一迄今为止尚未存在的通用器件仅需使用pFET-和/或nFET-型结构及目前CMOS处理中常用的10埃至50埃SiO2栅氧化物作为一栅绝缘体而无需使用传统非易失性存储器中的70埃至200埃氧化物即能够在标准逻辑CMOS构造中构建本发明，及不需要高电压、可存储模拟或数字信息、可实现对称更新速度、具有比使用半导体(即，pn结)进行写和擦除的传统电容器结构长若干数量级的保持时间等。
当不需要长期非易失性存储(数年或数十年)时，或当期望低电压运行和标准CMOS处理及设计规则时，本文所阐述的该些结构、方法及机制可提供显著优点。特定而言，与用半导体(即，pn结)写和擦除的传统电容器结构相比，其可将模拟和/或数字值信息保持更长时间，但，不象传统非易失性存储器件，其使用低电压直接隧穿将浮栅充电和/或放电。由于直接隧穿不需要高绝缘体电压或高电子能向或自浮栅传输电子，因此绝缘体损坏的速度远小于传统NVM，允许更频繁地更新存储器。实际上，本发明能够以介于传统电容器结构与传统NVW之间的保持特征、以比传统电容器长但比NVM短的保持时间存储模拟和数字值信息，同时保留传统电容器结构的所有其他优点，例如，运行电压低及更新所存储信息的方法简便。
低电压运行将对额外电源电平或芯片上电荷泵的需求降至最低或甚至完全消除，因而可减少芯片引线、节约芯片面积及降低功率消耗。
低电压运行可避免产生热空穴和/或热电子，此是高电压浮栅充电/放电方法不可避免的副作用且可破坏绝缘层并因而致使绝缘层磨损并最终导致芯片失效。
低电压运行有助于避免在原本不需要使用大半导体结及厚栅绝缘体的先进工艺中使用大半导体结及厚栅绝缘体。
由于可使用相同机制的低电压直接隧穿对一浮栅进行充电及放电，控制和实施该些充电和放电操作所需的电路及运行时间均可以更高电压充电及放电方法通常不能实现的方式对称，此导致以更新速度对称且更新电路更小为特征的更经济的实施形式。
尽管本发明所阐述的存储技术不是长期非易失的，但其所需刷新频率比传统电容性存储技术所必需的更新频率小许多数量级，且因而对其所在的系统运行干涉更少。
与传统浮栅器件不同，本发明中所阐述的低电压浮栅器件当在某些较大电路中运行时可调整其浮栅上的电荷；此调整过程不需中断其信号传送或读出能力。因此，低电压浮栅器件还可用于不能中断所有电路功能重新校准的应用中。
其他本发明适用的应用包括(但不限于)存储ADC和DAC的校准信息；存储用于线性化转移函数的模拟微调信息；存储用于连续可变延时电路的延迟值；调整浮栅微调可变电容器的电容值；调整可调电流源的输出电流值；调整可调电压源的输出电压值；及所属领域的技术人员此时所明了的其他应用。
在某些应用中，存储时间更短(当与传统NVM相比时)的缺点将不会造成诸多不便且增加刷新电路将是为获得本发明优点而可接收的折衷方案。在定期重新校准以补偿温度变化、电源电压变化或其他电路非理想状况的其他应用中，本发明提供比以电容为基础的传统校准结构频率更低的校准间隔，由此减少功率消耗并因而减少校准循环对整个电路性能的影响。
本发明与EEPROM或Flash型非易失性存储器相比可提供数种优点。由于使用不会产生损坏绝缘体的热载流子的较低书写电压，磨损减少。本发明可用于单多晶硅逻辑CMOS工艺中且可仅使用制作pFET及nFET所用结构制作而成。模拟及数字值均可存储。书写及擦除电压要求降低意味着可使用较小的芯片上电荷泵或可将其完全省略。可简化充电及放电电路并使其对称。
根据本发明，四个前提条件较关键。首先，使用低电压直接隧穿将浮栅充电(向其添加电子)和/或用于放电(自其移除电子)。第二，电路设计仅需略加修改即可与浮栅pFET和/或浮栅nFET同样良好地配合工作。第三，可存储模拟值或数字值信息。第四，接受所存储资料仅存留数毫秒至数小时且为保持不确定性必须定期刷新的折衷方案。因此，将此存储功能称为“伪”非易失性。
在本发明的说明书中，所有附图均基于使用p-型基板的目前CMOS逻辑工艺。所属领域的技术人员应了解，该些导电形式可逆向且可使用一n-型基板，其中n-阱变成p-阱及类似阱。所属领域的技术人员也应了解，可使用具有n-型阱及p-型阱两者的绝缘基板，或由除硅以外的材料构成的基板。p-(和n-)基板用p-型(和n-型)掺杂剂以约1015至约1018掺杂剂/立方公分的量掺杂。p-(和n-)阱用相应掺杂剂以约1015至约1018掺杂剂/立方公分的量掺杂。p+和n+区域用相应掺杂剂以约1018至约1021掺杂剂/立方公分的量掺杂。用于制造本文所述结构的技术均可自生产逻辑CMOS集成电路的商业制造者处购得并为所属领域的技术人员熟知。导电元件可由金属、硅化物或重掺杂(约1021掺杂剂/立方公分)多晶硅(polycrystalline silicon)(在本文中称为多晶硅(poly-或polysilicon))构成。尽管预期将二氧化硅(SiO2)当成一共用电介质来用作绝缘体将本发明该些浮栅彼此绝缘且与基板及其阱绝缘，但可单独使用其他绝缘体材料或将该此绝缘体材料与SiO2一起使用。绝缘体可由以下物质形成二氧化硅、氮化氧化物、氮化物、氧化物/氮化物组合物、二氧化钛、氧化钽、氧化锆、二氧化铪、氧化镧(或任何镧系元素的氧化物)、硅酸钛、硅酸钽、硅酸锆、硅酸铪及硅酸镧(或任何镧系元素的硅酸盐)、上述电介质的任何组合或所属领域的技术人员所熟知或可能会知晓的其他绝缘材料。对于由二氧化硅形成的绝缘体而言，介于约70埃至约200埃的厚度通常用于非易失性存储，而介于约10埃至约50埃的厚度通常用于伪非易失性存储。其他绝缘体材料将具有不同的厚度值。因此，为避免本揭示内容过于复杂，除认为对本发明重要的制造环节外本文将不再赘述额外制造细节。
图2D、2E和2F是各种以电荷为基础的半导体存储器件的电荷衰减对时间的曲线图。该些曲线图显示各种类型半导体存储的保持时间的巨大差异。每一情况下衰减曲线的形状均类似；但三条曲线中每一条的时间常数显著不同。对于具有基于pn-结的充电/放电电路的现有技术非浮栅电容存储元件(图2D，曲线34)而言，电容器的电荷泄漏相对迅速，且该些器件通常每数微秒至数毫秒就需刷新。现有技术电容存储的一个实例是熟知的动态随机存取存储器(DRAM)，其中使用一半导体结将一电容器充电/放电。对于现有技术非易失性存储器件(图2F，曲线38)而言，电荷存储元件与有源半导体材料绝缘且环绕电荷存储元件的绝缘电介质太厚以致不会出现明显的直接隧穿泄漏；因此，电荷泄漏极慢，且通常可保证信息保留数十年且实际上可更长。对于本发明(图2E，曲线36)而言，保持时间介于该两个极端中间；电荷泄漏足够慢到可使信息保持数毫秒至数小时，但其必须刷新或更新方可长期使用。
图3A、3B和3C是电子直接隧穿一薄绝缘层40的电子能带图，显示一直接隧穿系统在三种不同电压条件下的运行。在每一情况下，X-轴是物理距离且Y-轴是电压和电子能量；电压与电子能量成正比且比例常数是单位电荷e-。隧穿是基本的量子力学现象，其中电子根据电子波动性质具有某种穿越一物理绝缘阻挡层的概率，甚至不需根据其粒子性质获得足够越过该障碍层的能量。随着阻挡层厚度减小，电子隧穿的概率呈指数增加。在本文中阻挡层是一置于浮栅与硅表面之间的绝缘层，且在本发明中其足够薄，在毫秒至秒的时标上电子隧穿的概率相当大。在图3A中，绝缘层两端的电压电位相同；因此，尽管在每一方向上均有隧穿电子流动，但平均数量相等且方向相反，相互抵消而没有净电流。在图3B中，浮栅42处于一比硅表面44低的电压电位，且因此自栅42流向硅表面44的电流比相反方向的电流大；因此有一净电子流将电子从浮栅42向硅表面44转移。在图3C中，此电压电位情况相反，因此有一自硅表面44向浮栅42转移的净电子流。
图4A、4B、4C和4D是电路简图，其显示根据本发明实施例通过电容器中的直接隧穿用于将浮栅46充电/放电的四种基本电路构造。在图4A、4B、4C和4D中，均有一隧穿电压VTUN，其必须既可作为正电压+VTNN亦可作为负电压-VTUN，同时+VTUN和-VTUN通常以浮栅电压Vfg46为中心对称，但不要求+VTUN和-VTUN必须以Vfg为中心对称。而且，尽管图4A、4B、4C和4D均显示本发明一实施例的双向直接隧穿，但所属领域的技术人员可了解，亦可使用直接隧穿与传统热电子注入的组合，其中隧穿从浮栅移除电子而注入向浮栅添加电子。在图4A和4B的电路中，一单一隧穿电容器48连接至可在+VTUN和VTUN之间切换的电压源50，同时，根据所选择的是+VTUN还是VTUN，隧穿在电压源50与浮栅46之间的任一方向上出现；然而，在图4C和4D中，有两个隧穿电容器52和54，其中一个电容器在电子隧穿离开浮栅46时连接至+VTUN而另一个当电子隧穿至浮栅46上时连接至-VTUN。在图4A和4C所示的器件中，读出晶体管是一pFET(p-沟道场效应晶体管)，视其为一个四端器件，其阱接点56为第四端(其他端是源极、漏极及浮栅)；然而，在图4B和4D所示器件中，读出晶体管是一nFET(n-沟道场效应晶体管)，同样视其为一个四端器件，其阱接点58为第四端(其他端是源极、漏极及浮栅)。在该些情况下，通常将读出晶体管的栅绝缘层(在CMOS工艺中通常为二氧化硅，SiO2)制造的足够厚，以便在正常电路运行电压下读出晶体管中几乎不出现隧穿。后种约束条件并非适用于本文所揭示所有实施例。
图5A、5B、5C、5D、5E、5F和5G是根据本发明实施例一隧穿电容器的许多可能实施形式中少数几个的侧横向截面图。所属领域的技术人员此时将明了许多其他实施例。
现参见图5A，在除图5F以外的所有所示情况下，该隧穿电容器实施形式包括一或两个四端MOSFET 60，每一MOSFET的四端中的二或三端(源极62、漏极64和阱66的某些组合)通常由金属互连68短接在一起(此短接功能也可由所属领域的技术人员了解的其他导电元件来实施)。该些短接在一起的区域构成电容器的一个极板，且浮栅70构成另一极板。在所示的所有情况下，基板72是p-型材料，且其具有p+(62、64)和n+(66)电阻接点及垂直金属通路74、76、78，该些金属通路通过层间介电层(ILD)80材料通向金属互连68。实际上，金属通路可能穿透附加的ILD材料层，且附加金属层亦可插入该些ILD层之间，但为避免该揭示内容过于复杂而未图示该些附加层。该基板的顶部是厚度不同的绝缘层82，其通常但并非必须为二氧化硅；绝缘层在产生MOSFET的区域84中极薄(被称为‘栅氧化物′)，而在MOSFET之间的区域86较厚(且被称为‘场氧化物′或‘浅沟道隔离′)，以将MOSFET间的耦合消弱至可忽略耦合效应的程度。在MOSFET栅区域，薄栅氧化层84顶上的多晶硅层形成浮栅70。
图5A显示作为隧穿电容器形成于n-型阱88内的单一pFET 60。器件60的等效示意图显示于61处。
图5B显示作为隧穿电容器90制作于p-型基板92中的单一nFET。短接源极/漏极植入物与浮栅98之间出现电子隧穿。nFET的短接n+源极94和漏极96不能将电位下拉至低于p-基板92，否则该基板与源极/漏极扩散之间形成的pn-结二极管将正向偏压并导电。器件90的等效示意图显示于91处。
图5C显示作为一隧穿电容器100的单一nFET，此处其形成于一p-型阱102内，而p-型阱102完全密封于一n-型阱104内，以使p-型102阱与主p-型基板106电绝缘。器件100的等效示意图显示于101处。在此实施形式中，可通过适当偏压绝缘n-阱104(通路接点112、通路114和n+区域116)和p-阱102(通路接点118、通路120和p+区域122)将源极108和漏极110下拉至低于基板电压以便没有二极管结导电。
图5D显示使用两个并联浮栅隧穿电容器126、128(一个是pFET 128且一个是nFET 126)的电路构造124，电容器126、128形成于p-型阱130内，而p-型阱130完全密封于n-型阱132内以使p-型阱130与主p-型基板134电绝缘；此一组合仍作为一电容器，且较起此作用的单一MOSFET器件具有更理想的电容-电压特性。装置124的等效示意图显示于125处。此结构称为一深n-阱或“DNW”。浮栅127是nFET 126的一部分且浮栅129是pFET 128的一部分。浮栅127和129如示意图125中所示耦合在一起。n+区域131和133分别形成nFET 126的漏极和源极。p+区域135和137分别形成pFET 128的源极和漏极。漏极131和137分别与通路139、141耦合至互连148。阱接点143、145分别耦合至通路147、149。互连151耦合源极133和135。
图5E显示使用两个并联浮栅隧穿电容器138、140(一个是pFET 138且一个是nFET 140)的电路实施形式136，除nFET 140形成于p-基板142内而非绝缘p-型阱区域130内以外，其类似于图5D中所示的电路实施形式；且独立隧穿电容器的第一极板144、146是与图4C和4D一致的分开端，而不是图5D所述器件124中的单一极板148。器件136的等效示意图显示于137处。
图5F显示一种nMOS‘碗形电容器′150，该器件严格上说并非一nFET，因为其没有任何源极和漏极扩散。器件150的等效示意图显示于153处。此结构可制造成在薄栅氧化层152之下的n-阱材料中添加有附加掺杂剂原子，图5A、5B、5C、5D、5E、5F和5G的所有结构亦可如此制造，但为避免本揭示内容过于复杂而未图示此附加层。在图5F的器件150中有一个多晶硅浮栅154、一个经由通路158耦合至n-阱162中的n+区域160的阱接点156。
图5G中显示的器件164与图5E中所示器件类似。隧穿电容器166、168并联，一个是pFET 166且一个是nFET 168，但此处nFET 168形成于p-型阱170内，而p-型阱170完全密封于n-型阱172内以使p-型阱170与主p-型基板174电绝缘。器件164的等效示意图显示于165处。在此实施形式中，可通过适当偏压绝缘n-阱172(通路接点176、通路178和n+区域180)和p-阱170将nFET 168的源极和漏极161、163下拉至低于基板电压，以便没有二极管结导电，如同图5C的器件100中。
图6A、6B、6C、6D和6E是显示电路的电路简图，其中根据本发明一实施例，一pFET读出晶体管182自身用于实施直接隧穿运行即向其自身浮栅添加电子和/或自其移除电荷中的一项或两者。假设该读出pFET具有一栅氧化物，该栅氧化物足够薄，可出现图3B和3C中所示的直接电子隧穿。在图6A、6B和6C所示的电路中，隧穿电容器184用于两个电子转移方向之一(添加或移除)，且读出晶体管自身用于另一电子转移方向。在图6D和6E所示电路中不使用隧穿电容器，且读出电晶体182自身用于两个电子转移方向。在图6A和6C所示的电路中，该隧穿电容器连接至-VTUN；该隧穿电容器用于向浮栅186添加电子，且电子的移除在图6A所示电路中是通过向读出pFET的阱188且在图6C所示电路中是通过向读出pFET阱190和/或源极192施加+VTUN来实现。图6C中阱190和源极192上的电压通常类似，但其并非必须相同；因此，将其标识为+VTUN1和+VTUN2。亦应注意，电压+VTUN和-VTUN也不必以浮栅电压为中心对称。图6B显示图6A实施形式的对偶实施形式，其中在图6B所示的电路中，向浮栅186添加电子是通过将读出pFET的漏极194连接至-VTUN来实现，且移除电子是通过将隧穿电容器184连接至+VTUN来实现。在图6D和6E所示的电路中，读出pFET的漏极196连接至-VTUN用于向浮栅186添加电子；在两种情况下读出pFET的阱198均连接至+VTUN以移除电子。在图6D所示电路中，读出pFET的源极200也连接至+VTUN且可与阱连接协同或不使用代替阱连接而自浮栅186移除电子。同样，在图6D中阱198和源极200上的电压通常类似，但其并非必须相同，因此将其标识为+VTUN1和+VTUN2。隧穿电容器可为图5A、5B、5C、5D、5E、5F和5G中所示结构中任何一种及所属领域的技术人员现在可知晓的其他结构。
图7A、7B、7C、7D和7E是电路示意图，在该些电路中，根据本发明实施例，一nFET读出晶体管210自身用于实施向其自身浮栅212添加电子和/或自浮栅212移除电子这两种直接隧穿操作中的一种或两者。假设读出nFET 210具有一栅氧化层，该栅氧化层足够薄，可出现图3中所示直接电子隧穿。图7A、7B、7C、7D和7E是图6A、6B、6C、6D和6E的对偶，其中图7中用nFET 210替代图6中的pFET 182，且视情况将电子流方向反转。在7A、7B和7C所示的电路中，隧穿电容器214用于两个电子转移方向中之一(添加或移除)，且读出晶体管210自身用于另一电子转移方向。在图7D和7E所示的电路中未使用隧穿电容器，读出晶体管210自身用于两个电子转移方向。在图7A和7C所示的电路中，隧穿电容器214连接至+VTUN；该隧穿电容器用于自浮栅移除电子，且向浮栅212添加电子在图7A中是通过向读出nFET的阱216且在图7C中是通过向读出nFET的阱216和/或源极218施加-VTUN来完成。在图7C中，阱216和源极218上的电压通常类似，但其不必完全相同；因此将其标记为-VTUN1和-VTUN2。图7B的电路显示一图7A实施形式的的对偶实施形式，其中移除电子通过将读出nFET的漏极220连接至+VTUN来完成，且添加电子通过将隧穿电容器214连接至-VTUN来完成。在图7D和7E的电路中，读出nFET的漏极220连接至+VTUN且用于自浮栅212移除电子；在两种情况下，读出nFET的阱216均连接至-VTUN以添加电子。在图7D的电路中，读出nFET的源极218也连接至-VTUN并与阱连接216协同或不使用阱连接向浮栅212添加电子。同样，在图7D中阱216和源极218上的电压通常类似，但并非必须相同，且因此标识为-VTUN1和-VTUN2。隧穿电容器214可为图5A、5B、5C、5D、5E、5F和5G中所示结构中任何一种及所属领域的技术人员现在可知晓的其他结构。
图8A、8B、8C和8D是显示本发明实施例的电路简图，其中一或多个读出MOSFET-222-1、...、222-n(及任何已阐述的电容器实施例)可连接至单一浮栅或浮动节点224。此处唯一的限制是该些多个浮栅的共用电接点不能连接至任何绝缘不如隧穿氧化物有效的电路元件。适于向该些电共用浮栅添加电子和或自其移除电子的电路元件可为上述元件中的任何一种。对pFET的浮栅与nFET的浮栅的组合没有限制图8A显示多个pFET，图8B显示多个nFET与多个pFET组合，图8C显示多个nFET，且图FIG.8D显示多个pFET、多个nFET及一或多个连接至浮栅或浮动节点224的耦合电容器226。
图9是图5C电路(一在一绝缘p-阱102中包括一nFET 100的隧穿电容器)的I-V特性曲线的半对数图，其中X轴表示绝缘体228两端的电压，且Y轴表示通过绝缘体228的隧穿电流的绝对值。隧穿电容器的两个极板是(1)浮栅230；及(2)绝缘p-阱102，其中nFET的漏极108和源极110端短接至绝缘p-阱102(即与绝缘p-阱102保持相同的电位)。当绝缘体电压以零为中心增加或降低时，隧穿电流会增加许多个数量级。零左边的区域(即，栅电压＜p-阱电压)是在p-型阱中发生蓄积的地方，亦即，移动空穴被带负电荷的栅230吸引并在栅绝缘体228正下方形成一空穴富集层。零右边的区域(即，栅电压＞p-阱电压)是在p-阱102中发生反转的地方，亦即，移动电子被带正电荷的栅230吸引并在栅绝缘体228正下方形成一电子富集层。对于此电路而言，对隧穿电流的蓄累及反转作用相当不对称，亦即(例如)，2V时的隧穿电流与-2V时的隧穿电流明显不同。根据模拟计算的曲线及在实验室条件下测量的曲线如此靠近以致不能辨别其是否分开绘制；因此，图9的曲线图表示两者。
图10是图5D隧穿电容器124布置的俯视图。与在图5C中所示在一绝缘p-阱102中包括一单一nFET的器件100不同，图5D包括构造于绝缘p-阱130内的nFET 126及pFET 128二者，两个FET 126、128共用单一共用浮栅127/129(隧穿电容器的一个极板)且共用一个共用隧穿导体131(隧穿电容器的另一个极板)。隧穿电容器的两个极板是(1)短接的浮栅127和129，对于n-型和p-型MOSFET而言，其通常分别为掺杂n-型和p-型；及(2)绝缘p-阱130，其中nFET的源极端131通过导体244短接至p-阱130，而pFET源极端137由于形成p-阱(p+在p-阱中)用电阻接点而短接至p-阱130。由于浮栅nFET或pFET沟道在图11曲线上离开零的任一方向上对于数百毫伏电压均具有导电性，因此在nFET126与pFET 128之间对接且短接(在一实施例中使用硅化物)的漏极端133和135也处于与绝缘n-阱132和p-阱130相同的电位上。亦可有许多其他类似的布置实施形式，但为了避免本揭示内容过于复杂而未图示，例如，电隔离nFET和pFET漏极端133、135；使nFET和pFET漏极端133、135接触一导体并将其短接至p-阱130和源极端131、137；将nFET和/或pFET源极131、137和/或漏极133、135连接至该些阱端的不同导体上；或所属领域的技术人员现在熟知的其他布置。
图11(与图9相比)是图5D和图10电路I-V特性曲线的半对数曲线图。X-轴表示绝缘体两端的电压，Y-轴表示通过绝缘体的隧穿电流的绝对值。当绝缘体电压以零为中心增加或降低时隧穿电流增加许多数量级。零左边的区域(即，栅电压＜p-阱电压)是在p-型阱内出现蓄积时的情况，亦即，移动空穴被带负电荷的栅吸引并在栅绝缘体正下方形成一空穴富集层。零右边的区域(即，栅电压＞p-阱电压)是在p-阱中出现反转时的情况，亦即，移动电子被带正电荷的栅230吸引并在栅绝缘体正下方形成一电子富集层。由于图10的电路结构对称，同时一个MOSFET具有一p-掺杂栅而另一个具有一n-掺杂栅，图11的隧穿电流对绝缘体电压的曲线图也以零伏为中心对称。由于此固有对称(图11的对称与图9的非对称比较)，通常认为图5D器件124的结构与图5C的器件100相比是一个改进，尽管此改进需要使用一个额外晶体管及额外的硅晶粒区。如图9中，根据模拟计算的曲线与在实验室条件下测量的曲线如此靠近以致不能辨别其是否分开绘制；因此，图11的曲线图表示两者。
为了更清楚的显示所有特征及实体，图12A、12B、12C；13A、13B、13C；14A、14B、14C；15A、15B、15C；和16A、16B、16C中所示的布置均已放大并重排。该些并非实际器件的实际布置，实际器件应以相当紧凑的形式布置。而且，某些器件的横截面在图纸上是上下而非横向对齐，故并未显示其所有区域。
图12A、12B和12C分别是根据本发明一实施例实施图6B结构的电路布置的电路简图、侧视截面图和俯视图，该结构包括一pFET隧穿电容器260和四端读出pFET262来形成一PNVFG电荷存储器件。pFET隧穿电容器260的源极264、漏极266和n-阱268均短接在一起构成该隧穿电容器的一个极板；其浮栅270构成另一个极板。两个晶体管260、262均使用足够薄的栅绝缘体及氧化物，以允许发生直接电子隧穿。通过将读出pFET的漏极电压下拉至远低于浮栅电压以致电子隧穿至浮栅270将电子添加至浮栅270。通过将pFET隧穿电容器的n-阱/漏极/源极电压(在节点272处)升至远高于浮栅电压以致电子隧穿离开浮栅270将电子自pFET的浮栅270移除。读出pFET 262具有一个源极274、漏极276、阱接点278且耦合至浮栅或节点270。如上所述，浮栅270通过绝缘体82与基板(p-)280和n-阱282绝缘。
图13A、13B和13C分别是根据本发明另一实施例实施图4C基本结构的电路布置的电路简图、侧视截面图和俯视图，该结构使用一pFET隧穿电容器286、一nFET隧穿电容器288和一四端读出pFET 290来形成一PNVFG电荷存储器件。pFET隧穿电容器286的源极292和漏极294短接在一起构成该隧穿电容器的一个极板；浮栅或浮动节点296构成另一个极板。其n-阱295单独引出，且未短接至源极292和漏极294共用的共用节点。nFET隧穿电容器288的源极298、漏极300和阱302短接在一起构成该隧穿电容器的一个极板；浮栅296构成另一个极板。两个隧穿电容器均使用足够薄的栅绝缘体304、306以便允许发生直接电子隧穿。其中提供一类似于图12A、12B和12C中所示的四端读出pFET 290，但在此实施例中其并不实施隧穿功能，这是因为其栅绝缘体308制造得比用于隧穿电容器的绝缘体304、306厚，因此栅绝缘体308中出现的或穿过栅绝缘体308的隧穿或泄漏足以忽略不计。通过向pFET隧穿电容器286的短接源极292和漏极294端施加一低于浮栅电压的隧穿电压，使电子隧穿栅绝缘体304至浮栅296，将电子添加至浮栅296。n-阱295可如同短接漏极294和源极292端一样受到偏压，或其可保持一接地电位或高于接地电位。将阱295保持在一固定电位而非将其短接至漏极294和源极292端，可以允许将pFET隧穿电容器的漏极294和源极292端偏压至低于接地电位，而不需接通p-基板-至-n-阱寄生pn-结二极管。通过向nFET隧穿电容器288的短接源极298、漏极300和n-阱302施加一高于浮栅电压的隧穿电压，使电子隧穿栅绝缘体306离开浮栅296，来将电子自浮栅296移除。读出pFET 290具有一源极301、漏极303和阱接点305且该读出pFET布置于n-阱307中。
图14A、14B和14C分别是根据本发明一实施例实施图7C电路的一电路320的布置电路简图、侧向截面图和俯视图，该电路包括一pFET隧穿电容器322和一四端读出nFET 324，形成一PNVFG电荷存储器件。读出nFET 324构造于位于一n-阱328内的绝缘p-阱326中，且因此该电路必须在一允许绝缘p-阱存在的CMOS工艺中制造。两个晶体管均使用足够薄以致可允许发生直接电子隧穿的栅绝缘体330、332。通过将读出nFET的源极336和/或p-阱338电压下拉至远低于浮栅电压以致电子隧穿至浮栅334来将电子添加至浮栅334。通过将pFET隧穿电容器的短接n-阱、源极和漏极电压升至远高于浮栅电压以致电子隧穿离开浮栅334来将电子自浮栅334移除。读出晶体管324具有一个施加有VDD的n+漏极接点325、一个施加有VINJ的n+源极接点327、一个施加有VWELL的p+绝缘p-阱接点329和一个施加有VOD或接地的n+深n-阱接点331。
图15A、15B和15C分别是根据本发明一实施例一电路340的布置的电路简图、侧视截面图和俯视图，电路340包括一个pFET隧穿电容器342和一个四端读出-注入nFET 344来形成一PNVFG电荷存储器件。pFET隧穿电容器342使用足够薄而允许发生直接电子隧穿的栅绝缘体346。由于读出和注入nFET344使用制造得足够厚的栅绝缘体348，因此其可容纳(accommodate)沟道热电子注入(CHEI)所需的电压而不会导致绝缘体损坏。与图14的电路相比，图15的电路具有构造于一基板而非一绝缘p-阱中的读出nFET，且使用CHEI而非直接隧穿向浮栅350添加电子。电子通过以下方式添加至浮栅350将读出nFET的漏极电压上拉至远高于其源极电压，以使它的某些在nFET的漏极至沟道耗尽区域被加速的沟道电子与半导体格碰撞，向上散射至栅绝缘体，克服半导体与绝缘体之间的电子亲合力差并由此进入绝缘体的导电带，并被浮栅350收集(collect)。通过将pFET隧穿电容器的短接n-阱、源极和漏极电压(在节点352处)升至远高于浮栅电压以致电子隧穿离开浮栅350来将电子自浮栅350移除。有许多其他布置实施形式，但为避免本揭示内容过于复杂而未图示，例如，将nFET构造于一绝缘p-阱内；使用源极侧热电子注入将电子添加至浮栅；或所属领域的技术人员现在将熟知的其他布置。
图16A、16B和16C分别是根据本发明一实施例电路360布置的电路简图、侧视截面图和俯视图，电路360包括一pFET隧穿电容器362和一四端读出-注入pFET 364来形成一PNVFG电荷存储器件。pFET隧穿电容器362使用足够薄而允许发生直接电子隧穿的栅绝缘体366。读出和注入pFET 364使用制造的足够厚的栅绝缘体368，以便其可容纳碰撞-电离-热-电子注入(IHEI)所需的电压而不损坏绝缘体。与图15的电路比较，图16的电路使用读出-注入pFET 364而非读出-注入nFET 344，且使用IHEI而非CHEI向浮栅368添加电子。电子通过以下添加至浮栅368将读出pFET的漏极电压下拉至远低于其源极电压，以使它的某些沟道空穴(在pFET的沟道至漏极耗尽区域被加速)与半导体格碰撞，并借助于碰撞电离产生自由电子。该些自由电子被相同沟道至漏极电场加速远离漏极区域且其中某些向上散射入栅绝缘体中，克服半导体与绝缘体之间的电子亲合势差并由此进入绝缘体的导电带，并被浮栅368捕获。通过在节点370处将pFET隧穿电容器的短接n-阱、源极和漏极电压升至远高于浮栅电压以致电子隧穿离开浮栅368而浮栅368中移除电子。可能有许多其他布置实施形式，但为避免本揭示内容过于复杂而未图示，例如，一单一薄氧化物pFET既用于直接隧穿又用于IHEI；或所属领域技术人员现在将熟知的其他布置。
图17A和17B分别是根据本发明实施例一PNVFG压变电容器380的电路简图及一电荷刷新电路382的电路简图，该电荷刷新电路可用于更新压变电容器的浮栅电荷。图17A的压变电容器380包括pFET 384、386和388。pFET 384、386的栅绝缘体比pFET 388中所用绝缘体厚得多，以致其中出现或通过其的隧穿或泄漏可忽略不计。pFET 388是一隧穿电容器，其所具有的栅氧化物足够薄，以至于出现如图3所示的直接电子隧穿。自压变电容器的顶极板390至底极板392所测量的电容可通过调整浮栅394上所存储的电荷数量而改变。为调整和/或刷新此电荷数量，图17B的电荷刷新电路382提供一种向pFET 388的短接源极、漏极和阱施加隧穿脉冲的手段。该刷新电路用于将压变电容器与参考电容器396比较，参考电容器396的浮栅398提供有一参考电压VREF2(设定为等于希望的浮栅电压)来设定其电容值。此比较如下所述实施首先将可变电容器380和参考电容器396均充电至参考电压，VREF1。由积分器400以常规方式将两个电容器380、396上所存储的电荷数量积分并与比较器420的一参考电压VREF3比较。若两个电荷数量不相等，则比较器402的输出404处一适当极性的隧穿脉冲将施加至隧穿电容器388的短接源极、漏极和阱。刷新期间，反馈回路406施加该些+VTUN或-VTUN极性的隧穿脉冲来调节浮栅394上所存储的电荷数量，因而将可变电容器的值设定为等于参考电容器396。如所属领域的技术人员现在将了解，可使用类似技术来刷新电路中浮栅上的电荷，例如，可变电阻器、可变电流源、可变电压源、可变时延、模拟和/或数字值存储器等。
尽管已显示和阐述本发明的实施例和应用，但受益于该揭示内容的所属领域的技术人员将了解，本发明可具有比上述修改形式更多的修改形式而不背离本文中本发明的原理。因此，本发明仅受限于随附权利要求的精神。
权利要求
1.一种伪非易失性电荷存储器件，其包括一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区；及一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置以便电荷穿过所述直接隧穿电介质转移至电荷保持区域，其中所述电荷存储器件无布置于所述沟道上的控制栅。
2.根据权利要求1所述的器件，其中所述电荷保持区域布置于所述沟道上。
3.根据权利要求2所述的器件，其中所述电荷保持区域包括多晶硅。
4.根据权利要求1所述的器件，其进一步包括一耦合至所述电荷保持区域的电荷刷新电路，所述电荷刷新电路定期刷新所述电荷保持区域中所存储的电荷。
5.一种伪非易失性电荷存储器件，其包括一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区和所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区域；及一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至电荷保持区域的电荷转移，其中所述电荷保持区域未静电耦合至一控制栅。
6.根据权利要求5所述的器件，其中所述电荷保持区域布置于所述沟道之上。
7.根据权利要求6所述的器件，其中所述电荷保持区域包括多晶硅。
8.根据权利要求5所述的器件，其进一步包括一耦合至所述电荷保持区域的电荷刷新电路，所述电荷刷新电路定期刷新所述电荷保持区域中所存储的电荷。
9.根据权利要求1所述的器件，其中所述源极区和所述漏极区包括一第一导电型半导体材料且所述源极区和所述漏极区布置于包括一第二导电型半导体的第一区域中。
10.根据权利5要求所述的器件，其中所述源极区和所述漏极区包括一第一导电型的半导体材料且所述源极区和所述漏极区布置于包括一第二导电型半导体的第一区域中。
11.根据权利要求9所述的器件，其中所述第一区域是所述半导体基板。
12.根据权利要求10所述的器件，其中所述第一区域是所述半导体基板。
13.根据权利要求9所述的器件，其中所述第一区域是一布置于所述半导体基板中的阱。
14.根据权利要求10所述的器件，其中所述第一区域是一布置于所述半导体基板中的阱。
15.根据权利要求13所述的器件，其中所述阱包括所述第二导电型的半导体材料。
16.根据权利要求14所述的器件，其中所述阱包括所述第二导电型半导体材料。
17.一种伪非易失性电荷存储器件，其包括一读出晶体管，其包含一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中且与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；及一与所述沟道隔开的电荷保持区域；及一第一隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第一隧穿控制电压的第一节点，所述第一节点对应于所述第一隧穿电容器的一第一极板；及一对应于所述第一隧穿电容器的一第二极板的第一浮动节点，所述第一浮动节点耦合至所述电荷保持区域。
18.根据权利要求17所述的器件，其进一步包括一第二隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第二隧穿控制电压的第二节点，所述第二节点对应于所述第二隧穿电容器的一第一极板；及一对应于所述第二隧穿电容器的一第二极板的第二浮动节点，所述第二浮动节点耦合至所述第一浮动节点和所述电荷保持区域。
19.根据权利要求17所述的器件，其中所述读出晶体管是一pFET。
20.根据权利要求17所述的器件，其中所述读出晶体管是一nFET。
21.根据权利要求18所述的器件，其中所述读出晶体管是一pFET。
22.根据权利要求18所述的器件，其中所述读出晶体管是一nFET。
23.根据权利要求17所述的器件，其中所述读出晶体管具有源极、漏极和阱接点。
24.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的阱，所述阱包括一第二导电型半导体材料；一布置于所述阱中的源极区，所述源极区包括一所述第一导电型半导体材料；一布置于所述阱中的漏极区，所述漏极区包括一所述第一导电型半导体材料；一布置于所述阱中的阱接点区域，所述阱接点区域包括一所述第二导电型半导体材料；一布置于所述源极区与所述漏极区之间的所述阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区、所述漏极区和所述阱接点区域的互连。
25.根据权利要求24所述的器件，其中所述第一导电型是p型。
26.根据权利要求24所述的器件，其中所述第一导电型是n型。
27.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述阱中的源极区，所述源极区包括一第二导电型半导体材料；一布置于所述阱中的漏极区，所述漏极区包括一所述第二导电型半导体材料；一布置于所述源极区与所述漏极区之间的阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区和所述漏极区的互连。
28.根据权利要求27所述的器件，其中所述第一导电型是p型。
29.根据权利要求27所述的器件，其中所述第一导电型是n型。
30.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的第一阱，所述第一阱包括一第二导电型半导体材料；一布置于所述第一阱中的第二阱，所述第二阱包括所述第一导电型半导体材料；一布置于所述第二阱中的源极区，所述源极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的漏极区，所述漏极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第二阱接点区域，所述第二阱接点区域包括一所述第一导电型半导体材料；一布置于所述源极区与所述漏极区之间的所述第二阱中的沟道；一与所述沟道隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及耦合所述源极区、所述漏极区和所述第二阱接点区域的互连。
31.根据权利要求30所述的器件，其进一步包括一布置于所述第一阱中的第一阱接点区域，所述第一阱接点区域包括一所述第二导电型半导体材料。
32.根据权利要求30所述的器件，其中所述第一导电型是p型。
33.根据权利要求30所述的器件，其中所述第一导电型是n型。
34.根据权利要求31所述的器件，其中所述第一导电型是p型。
35.根据权利要求31所述的器件，其中所述第一导电型是n型。
36.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的第一阱，所述第一阱包括一第二导电型半导体材料；一布置于所述第一阱中的第二阱，所述第二阱包括一所述第一导电型半导体材料；一布置于所述第二阱中的第一源极区，所述第一源极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第一漏极区，所述第一漏极区包括一所述第二导电型半导体材料；一布置于所述第二阱中的第二源极区，所述第二源极区包括一所述第一导电型半导体材料；一布置于所述第二阱中的第二漏极区，所述第二漏极区包括一所述第一导电型半导体材料；一布置于所述第一阱中的第一阱接点区域，所述第一阱接点区域包括一所述第二导电型半导体材料；一布置于所述第一源极区与所述第一漏极区之间的所述第二阱中的第一沟道；一布置于所述第二源极区与所述第二漏极区之间的所述第二阱中的第二沟道；一与所述第一沟道隔开的第一电荷保持区域；一与所述第二沟道隔开的第二电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的第一直接隧穿电介质，所述第一直接隧穿电介质与所述第一电荷保持区域并置，以便出现穿过所述第一直接隧穿电介质至所述第一电荷保持区域的电荷转移；一厚度小于一富勒-诺德汉隧穿电介质厚度的第二直接隧穿电介质，所述第二直接隧穿电介质与所述第二电荷保持区域并置，以便出现穿过所述第二直接隧穿电介质至所述第二电荷保持区域的电荷转移；耦合所述第一源极区和所述第二源极区的第一互连；耦合所述第一漏极区和所述第二漏极区的第二互连；及耦合所述第一电荷保持区域和所述第二电荷保持区域的第三互连。
37.根据权利要求36所述的器件，其进一步包括耦合所述第一阱接点区域与所述第一和第二源极区的互连。
38.根据权利要求36所述的器件，其中所述第一导电型是p型。
39.根据权利要求36所述的器件，其中所述第一导电型是n型。
40.根据权利要求37所述的器件，其中所述第一导电型是p型。
41.根据权利要求37所述的器件，其中所述第一导电型是n型。
42.一种伪非易失性电荷存储器件，其包括一包括一第一导电型半导体材料的基板；一布置于所述基板中的阱，所述阱包括一第二导电型半导体材料；一布置于所述阱中的阱接点区域，所述阱接点区域包括一所述第二导电型半导体材料；一与所述阱隔开的电荷保持区域；一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及提供所述阱接点区域与外部连接的互连。
43.根据权利要求42所述的器件，其中所述第一导电型是p型。
44.根据权利要求42所述的器件，其中所述第一导电型是n型。
45.一种伪非易失性电荷存储器件，其包括一读出晶体管，其包含一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区域；及一厚度小于一富勒-诺德汉隧穿电介质厚度的第一直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及一第一隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的第二直接隧穿电介质；一用于接收一第一隧穿控制电压的第一节点，所述第一节点对应于所述第一隧穿电容器的一第一极板；及一对应于所述第一隧穿电容器一第二极板的第一浮动节点，所述第一浮动节点耦合至所述电荷保持区域。
46.根据权利要求45所述的器件，其进一步包括一第二隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的第三直接隧穿电介质；一用于接收一第二隧穿控制电压的第二节点，所述第二节点对应于所述第二隧穿电容器的一第一极板；及一对应于所述第二隧穿电容器一第二极板的第二浮动节点，所述第二浮动节点耦合至所述第一浮动节点并耦合至所述电荷保持区域。
47.根据权利要求45所述的器件，其中所述读出晶体管是一pFET。
48.根据权利要求45所述的器件，其中所述读出晶体管是一nFET。
49.根据权利要求46所述的器件，其中所述读出晶体管是一pFET。
50.根据权利要求46所述的器件，其中所述读出晶体管是一nFET。
51.根据权利要求45所述的器件，其中所述读出晶体管具有源极、漏极和阱接点。
52.一种伪非易失性电荷存储器件，其包括一读出晶体管，其包含一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中且与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；一与所述沟道隔开的电荷保持区域；及一厚度小于一富勒-诺德汉隧穿电介质厚度的第一直接隧穿电介质，所述直接隧穿电介质与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移，当施加适当电压于所述读出晶体管的漏极、源极及阱区域时，所述读出晶体管可使电子直接隧穿至及离开所述电荷保持区域。
53.根据权利要求52所述的器件，其中所述读出晶体管是一pFET。
54.根据权利要求52所述的器件，其中所述读出晶体管是一nFET。
55.一种伪非易失性电荷存储器件，其包括一电荷保持区域；一第一直接隧穿器件，其具有将电子直接隧穿至所述电荷保持区域中的第一I-V特性曲线；及一第二直接隧穿器件，其具有将电子直接隧穿离开所述电荷保持区域的第二I-V特性曲线。
56.根据权利要求55所述的器件，其中所述伪非易失性电荷存储器件的一I-V特性曲线以零伏为中心对称。
57.根据权利要求56所述的器件，其进一步包括一MOSFET浮栅读出晶体管，其浮栅耦合至所述电荷保持区域。
58.根据权利要求57所述的器件，其中所述读出晶体管进一步包括一源极接点、一漏极接点和一阱接点。
59.根据权利要求58所述的器件，其中所述读出晶体管是一pFET。
60.根据权利要求58所述的器件，其中所述读出晶体管是一nFET。
61.根据权利要求59所述的器件，其中所述第一直接隧穿器件包含一具有一p-掺杂栅的MOSFET。
62.根据权利要求61所述的器件，其中所述第二直接隧穿器件包括一具有一n-掺杂栅的MOSFET。
63.根据权利要求60所述的器件，其中所述直接隧穿器件包括一具有一p-掺杂栅的MOSFET。
64.根据权利要求63所述的器件，其中所述第二直接隧穿器件包括一具有一n-掺杂栅的MOSFET。
65.一种用于在一浮栅上存储电荷的方法，其包括使用一具有一第一I-V特性曲线的第一电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第一电介质，直接隧穿至所述浮栅；及使用一具有一第二I-V特性曲线的第二电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第二电介质，直接隧穿离开所述浮栅。
66.根据权利要求65所述的方法，其进一步包括提供一以零伏为中心对称的总I-V特性曲线，使电子隧穿至所述浮栅上及离开所述浮栅。
67.一种制造一伪非易失性电荷存储器件的方法，其包括在一半导体基板中形成一源极区；在所述半导体基板中形成一漏极区，所述漏极区与所述源极区隔开；在所述源极区与所述漏极区之间形成一沟道；形成一与所述沟道隔开的电荷保持区域；形成一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质，其与所述电荷保持区域并置，以便出现穿过所述直接隧穿电介质至所述电荷保持区域的电荷转移；及在所述电荷保持区域上形成一绝缘体，且不提供静电耦合至所述电荷保持区域的控制栅。
68.一种用于制造一伪非易失性电荷存储器件的方法，其包括形成一读出晶体管，其具有一半导体基板；一布置于所述基板中的源极区；一布置于所述基板中并与所述源极区隔开的漏极区；一布置于所述源极区与所述漏极区之间的沟道；及一与所述沟道隔开的电荷保持区域；及形成一第一隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第一隧穿控制电压的第一节点，所述第一节点对应于所述第一隧穿电容器的一第一极板；及一对应于所述第一隧穿电容器一第二极板的第一浮动节点，所述第一浮动节点耦合至所述电荷保持区域。
69.根据权利要求68所述的方法，其进一步包括形成一第二隧穿电容器，其包含一厚度小于一富勒-诺德汉隧穿电介质厚度的直接隧穿电介质；一用于接收一第二隧穿控制电压的第二节点，所述第二节点对应于所述第二隧穿电容器的一第一极板；及一对应于所述隧穿电容器第二极板的第二浮动节点，所述第二浮动节点耦合至所述第一浮动节点且耦合至所述电荷保持区域。
70.一种在一浮栅上存储电荷的方法，其包括使用一具有一第一I-V特性曲线的第一电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第一电介质，直接隧穿至所述浮栅上；及使用一具有一第二I-V特性曲线的第二电子器件，使电子穿过一具有富勒-诺德汉隧穿厚度的第二电介质，隧穿离开所述浮栅。
71.一种在一浮栅上存储电荷的方法，其包括使用一具有一第一I-V特性曲线的第一电子器件，使电子穿过一具有一富勒-诺德汉隧穿厚度的第一电介质，隧穿至所述浮栅上；及使用一具有一第二I-V特性曲线的第二电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第二电介质，直接隧穿离开所述浮栅。
72.一种在一浮栅上存储电荷的方法，其包括使用一具有一第一I-V特性曲线的第一电子器件，通过沟道热电子注入机制将电子穿过一第一电介质注入所述浮栅上；及使用一具有一第二I-V特性曲线的第二电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第二电介质隧穿离开所述浮栅。
73.一种在一浮栅上存储电荷的方法，其包括使用一具有一第一I-V特性曲线的第一电子器件，通过碰撞电离热电子注入机制将电子穿过一第一电介质注入所述浮栅上；及使用一具有第二I-V特性曲线的第二电子器件，使电子穿过一厚度小于一富勒-诺德汉隧穿厚度的第二电介质隧穿离开所述浮栅。
74.根据权利要求70所述的方法，其进一步包括定期刷新所述浮栅上存储的电荷。
75.根据权利要求71所述的方法，其进一步包括定期刷新所述浮栅上存储的电荷。
76.根据权利要求72所述的方法，其进一步包括定期刷新所述浮栅上存储的电荷。
77.根据权利要求73所述的方法，其进一步包括定期刷新所述浮栅上存储的电荷。
全文摘要
本发明提供一种半导体器件，该器件使用一浮栅，将模拟和数字值信息存储以数毫秒至数小时所量度的时间。电荷借助于电子直接隧穿其周围的绝缘体而添加至浮栅和/或自浮栅中移除，其中该绝缘体通常足够薄，使在绝缘体电压小于该半导体与该绝缘体之间和/或该浮栅与该绝缘体之间的电子亲合势差的情况下会出现明显的隧穿。所存储的信息视需要可刷新或更新。在许多应用中，可刷新所存储的信息而无需中断正常电路运行。可利用不同的电路输入实施向浮栅添加或自其移除电荷，以定制浮栅器件的性能及响应。本发明所揭示的浮栅结构中不需使用控制栅。
文档编号H01L29/788GK1669155SQ03813938
公开日2005年9月14日 申请日期2003年4月29日 优先权日2002年5月9日
发明者约翰·D·海德, 托德·E·休姆斯, 克里斯托弗·J·迪奥里奥, 卡弗·A·米德 申请人:伊皮杰有限公司