专利名称：一种集成电感及其制造方法
技术领域：
本发明涉及一种无源半导体器件及其制造方法，尤其是一种应用于集成电路中的集成电感元件及其制造方法。
背景技术：
近年来无线通信领域飞速发展，移动电话得到了广泛的普及，同时对通信设备的可移动化、个人化以及低成本提出了更高的要求，新兴的全球定位系统也已经成为无线通信领域研究的热点。由于集成电路具有体积小、功耗低、成本低的特点，无线通信技术的蓬勃发展促成了射频集成电路(RFIC)的迅速发展。当前，射频RF电路已经成为集成电路最热的研究领域之一。
伴随着RF集成电路的飞速发展，对RF电路中的集成无源器件如集成电感的研究也成为半导体器件研究领域的热点之一。现有的集成电感，如图1和图2所示，其中包括电感线圈1、引线2、接触孔连接3和压焊块4；采用了平面螺旋结构，由于该螺旋平面与硅衬底平行，使得高频电感电流产生的磁场穿过衬底，形成镜像电流，导致额外的电阻能量损失，使电感值减小。
目前对于螺旋电感器的许多研究工作都是从减小衬底损耗和提高Q值着手的，因此当前对Si平面螺旋电感的优化工作主要可以分为两类，一类就是减小电感的方块电阻；诸如荷兰的Behzad Rejaei，Joachim Burghartz andHugo Schellevis(The Delft research team，Oct.2002)通过选择淀积金属的方法，只在电感上淀积低电阻率的Cu来减小电感的串联电阻。这种方法在常规的Al电感制作完后淀积Ti-Ni-Cu种子层，光刻掩模版露出电感部分，在电感上电镀Cu，这种方法单独对电感部分的金属进行电镀Cu工艺增加电感金属厚度。这种方法的缺点在于后续的Cu污染工艺又会对芯片造成Cu污染，并且这种复杂的金属工艺步骤使得电感难以集成和大规模生产。
另一类就是从衬底入手减小衬底损耗。文献L.Zu，Y.Lu，R.C.Frey，M.Y.Law，S.Chen，D.Kossiva，J.Lin，and K.L.Tai，“High Q-factorinductors integrated on MCM substrates，”IEEE Trans.Comp.，Pacag.，Manufact.Technol.B，Aug.1996 Vol.19，pp.635-643采用高阻衬底来减小衬底损耗，文献J.Y.，C.Chang and A.A.Abidi，“Large Suspendedinductors on silicon and their use in a 2-μm CMOS RF amplifier，”IEEE Electron Device Lett.，vol.14，pp.246-248，1993以及文献M.Ozgur，M.E.Zalloul，and M.Gaitan，“High Q Backside MicromachinedCMOS Inductors，”in Proc.IEEE Int.Symp.Circuits Systems(ISCAS)，Vol.II，1999，pp577-580采用将电感下的衬底掏空来消灭衬底损耗。悬浮电感是这些方法中的代表，可以最为有效地减小衬底损耗和寄生电容。悬浮电感的缺点在于一方面悬浮电感衬底的大空洞需要采用MEMS工艺，该工艺与CMOS工艺不兼容，很难实现RF接收机的全芯片集成，另一方面悬浮电感的机械强度小，为了改善悬浮电感的机械强度往往需要增加一些工艺步骤，使加工步骤繁琐，不利于工业生产。
文献Koji Murata，Taskashi Hoska，and Yasuhiro Sugimoto“Effect of A Ground Shield Of A Silicon On-chip SpiralInductor”Microwave Conference，2000 Asia-Pacific，2000 Page(s)177-180在电感下增加壳shield结构来阻断衬底涡流，减小衬底损耗，但是shield又会使衬底寄生电容增加，电感自谐振频率下降。
发明内容
本发明所要解决的一个技术问题在于提供一种集成电感，该电感可有效的降低集成电感衬底损耗，减小衬底寄生电容，提高电感Q值，同时制造工艺步骤简单，与常规的CMOS工艺技术相兼容。
本发明所要解决的另一个技术问题在于提供一种上述集成电感的制造方法，步骤简单，与常规的CMOS工艺技术相兼容。
本发明所述的集成电感，包括Si衬底层、SiO2氧化层、电感线圈和多个外接压焊块；所述的SiO2氧化层设置于Si衬底层上，电感线圈和多个外接压焊块设置于SiO2氧化层上；所述的Si衬底层刻蚀有多个平行的深槽或深孔，深槽的宽度或深孔的直径为1-6微米；深度为5-25微米；间距为1-3微米；刻蚀有深槽或深孔的Si衬底层经过表面氧化后，深槽或深孔被绝缘材料填充，使衬底的表面平整。
本发明所述的集成电感的制造方法，包括如下步骤步骤一、清洗用于制造集成电路的原始Si衬底；步骤二、通过ICP工艺，在原始Si衬底上刻蚀深槽或深孔；所述深槽的宽度或深孔的直径一般为1-6微米；深度为5-25微米；间距为1-3微米；步骤三、在经过步骤二刻蚀的Si衬底上，氧化一层隔离作用的SiO2，厚度为1000-4000埃，形成SiO2隔离层；步骤四、通过低压化学汽相法淀积填充物(多晶硅)，厚度为2-3微米，封闭深槽或深孔的开口；步骤五、淀积SiO2氧化层，制作电感线圈，连接压焊块，完成集成电感的制造。
本发明采用带有的深槽或深孔衬底制造集成电感，无论对于SOI衬底还是体硅衬底都可以在与传统电感保持电感值相当的情况下，提高电感的品质因子并降低电感的串联电阻，与主流CMOS工艺能够很好的兼容；而且各结构参数根据实际需要和工艺水平调节的范围很大，具有极高的灵活性，可以非常广泛的应用于射频电路领域。
图1是现有的集成电感的俯视图；图2是现有的集成电感的剖面图；图3是本发明的集成电感的剖面图；图4是本发明刻蚀深孔所采用的版图；图5是本发明制造集成电感衬底的流程图；图6是本发明制造shield的图形；图7是本发明制造集成电感，衬底经过ICP刻蚀深槽后的剖面图；图8是本发明制造集成电感，经过氧化的剖面图；图9是本发明制造集成电感，淀积多晶硅后的剖面图；图10是发明制造集成电感，经过平坦化后的剖面图。
具体实施例方式
本发明的主要思路是采用衬底加工的方式来有效的减少涡流的形成，通过在衬底中刻蚀形成深槽或深孔，这些深槽或深孔在衬底上形成绝缘的空洞，可以有效的阻挡衬底的涡流，来提高电感的性能。
本发明所述的集成电感，包括Si衬底层、SiO2氧化层、电感线圈和多个外接压焊块；所述的Si衬底层刻蚀有多个平行的深槽或深孔，深槽的宽度或深孔的直径为1-6微米；深度为5-25微米；间距为1-3微米；刻蚀有深槽或深孔的Si衬底层经过表面氧化后，深槽或深孔被绝缘材料填充，使衬底的表面平整。
如图3所示，Si衬底8上刻蚀有平行的深槽或深孔，经过表面氧化后形成了一层绝缘作用的SiO2薄层5，由于填充在深槽或深孔中的多晶硅7是在细孔中进行淀积，由于淀积的非均匀性，使得多晶硅内部出现孔洞这些空洞结构进一步降低了多晶硅的导电性，增强了深槽或深孔阻断涡流的能力。
图3中多晶硅6是经过掺杂(如掺杂磷)、刻蚀之后形成的多晶硅引线，在引线与绝缘作用的SiO2薄层5之上是淀积的SiO2氧化层9及电感线圈1。
本发明所述的Si衬底层可以采用体硅衬底和SOI(Silicon-On-Insulator)衬底，这两种衬底材料均广泛的应用于集成电路的加工领域。
在Si衬底层刻蚀有平行的深槽或深孔，深槽的宽度或深孔的直径可以根据实际需要和工艺水平进行调节，宽度或直径越小，密度越大，阻断涡流的效果越好，但是生产的成本也越高。
深槽的宽度或深孔的直径一般为1-6微米；间距为1-3微米。如果是方形空，前述深孔的直径为方形孔的边长，深孔的形状最好是对称形状，以使阻断涡流的效果平均。如果采用在Si衬底层刻蚀深孔的方式，则深孔的布局可以采用如图4所示的交错结构(图中深色为深孔的位置)，可以取得非常好的阻断效果。
本发明所述的衬底在刻蚀深槽或深孔后，需要表面氧化，其氧化的SiO2厚度为1000-4000埃之间，最佳为1500-3000埃，用来实现深孔或槽之间的隔离。
由于集成电感SiO2氧化层和电感线圈必须在平整的衬底上进行加工，所以需要封闭在Si衬底层的深槽或深孔，并且深槽或深孔使得衬底材料的机械强度大为降低，所以需要对深槽或深孔进行填充。填充材料为绝缘材料，多晶硅材料为填充材料的首选，因为可以通过多晶硅实现双极器件的发射极，同时实现BiCMOS的射频集成电路设计；减少了工艺的步骤和生产成本。填充的多晶硅或其他材料将深槽或深孔的开口封闭，在下方形成绝缘空洞，可以有效的阻断涡流的形成，并且使衬底的机械强度也得到增强。
在本发明衬底以上的部分，与现有的电感结构完全相同，SiO2氧化层一般包括SiO2介质层和SiO2钝化层。SiO2介质层设置在Si衬底层上，可以为一层或多层，用来将电感线圈与在Si衬底层和SiO2介质层或SiO2介质层之间设有的引线隔离。
电感线圈设置在SiO2介质层上和/或SiO2介质层之间，一端通过压焊孔与压焊块相连，一端接触孔与引线相连，通过压焊块和引线与其他电路连接；SiO2钝化层设置在SiO2介质层和电感线圈上，用来保护内部电路结构；压焊块设置在SiO2钝化层上。
在Si衬底层上的SiO2介质层可以为一层或多层；将在每一层SiO2介质层之上可以通过溅射金属、涂胶、腐蚀和去胶清洗形成金属引线，然后在其上再淀积SiO2介质层，最终在SiO2氧化层上形成电感线圈；从而形成SiO2介质层的多层结构。由于对于集成电路而言，多层结构已经是一种常用的结构，本发明的集成电感，完全适用于该集成电路环境。
在衬底上制作引线，淀积SiO2氧化层，制作电感线圈，连接压焊块的方法与制作普通集成电感的方法相同，是集成电感制作的常用工艺。
本发明通过在Si衬底层上设有多个深槽或深孔形成的绝缘空洞，阻断涡流在Si衬底层中的形成，从而减少了能量损耗，提高了电感的Q值；并且对于本发明不会因为多个深槽或深孔而产生附加的寄生电容，对电感的电学性质不会产生不良影响。
本发明所述的集成电感的制造方法，包括如下步骤步骤一、清洗用于制造集成电路的原始Si衬底；步骤二、通过ICP工艺，在原始Si衬底上刻蚀深槽或深孔；所述深槽的宽度或深孔的直径一般为1-6微米；深度为5-25微米；间距为1-3微米；步骤三、在经过步骤二刻蚀的Si衬底上，氧化一层隔离作用的SiO2，厚度为1000-4000埃，形成SiO2隔离层；步骤四、通过低压化学汽相法淀积填充材料，厚度为2-3微米，将深槽或深孔填满；
步骤五、制作引线，淀积SiO2氧化层，制作电感线圈，连接压焊块，完成集成电感的制造。
本发明的电感制造方法与常规的电感制造方法的最大的区别在于对衬底的加工。常规的电感制造方法清洗衬底后，直接进行表面氧化，然后淀积多晶硅或溅射金属制作引线，淀积SiO2氧化层，制作电感线圈，连接压焊块，完成集成电感的制造。本发明首先进行衬底的加工，如图5所示，对清洗后的衬底进行刻蚀深槽或深孔，再进行表面氧化，对深槽或深孔进行填充，(为了使衬底表面更加平坦，利于后续工序，还可以加入平坦化的步骤)完成衬底的加工；在经过加工后的衬底上制作引线，淀积SiO2氧化层，制作电感线圈，连接压焊块与常规电感制造方法相同。这里要强调的是，最好采用多晶硅对深槽或深孔进行填充，这样制作引线的淀积多晶硅步骤可以和填充多晶硅步骤同时进行，减少加工步骤，降低了成本。
下面对本发明的电感制造方法进行详细的说明由于集成电路对材料的要求很高，所以在制造之前必须对用于制造集成电路的原始片(衬底)进行清洗，去除表面的杂质。这是所有集成电路制造的必经工序。
半导体制造技术中有两种常用的腐蚀工艺湿法腐蚀和干法刻蚀。ICP(Inducting Coupled Plasma)感应偶合等离子体刻蚀工艺属于干法刻蚀，在集成电路制造领域是一种成熟的工艺，有着广泛的应用。
ICP刻蚀主要包括以下步骤步骤100、设计掩膜版；步骤101、在待刻蚀的硅片表面涂胶；步骤102、通过光刻，去掉希望刻蚀部位的胶层；步骤103、ICP刻蚀表面；步骤104、去胶清洗。
所谓的设计掩膜版就是预先设计出要进行刻蚀的表面中那些部分需要刻蚀，然后控制光刻机在步骤102中去掉需要进行刻蚀部位的胶层。步骤101中胶层的厚度和步骤103进行腐蚀的时间，根据集成电路的需要来确定。等离子体刻蚀原理是通过高频放电形成等离子体，这些具有一定能量和活性的原子、原子团、离子等基团通过化学反应和物理轰击来进行腐蚀，在腐蚀过程中，每放电腐蚀一段时间就必须停下来钝化一段时间；再腐蚀，再钝化；直到达到所需的要求。腐蚀时间和刻蚀时间的长短，对刻蚀的效果有很大的影响。由于胶层可以有效的阻挡这种等离子体的腐蚀，所以经过腐蚀、去胶后，就可以得到掩膜版设计时设计的腐蚀效果。
本发明步骤二的刻蚀条件最佳为腐蚀9秒，钝化7秒；总的刻蚀时间为10-15分钟。图4是本发明进行刻蚀深孔时的版图的一个例图，图中深色表示深孔的位置。
为了实现电路的有效隔离，所以Si衬底层需要和上面集成电感的电路部分隔离分开。本发明的步骤三通过氧化的方式，在Si衬底层表面氧化一层SiO2，厚度最佳为1500-3000埃。
采用化学汽相法，在隔离作用的SiO2表面淀积多晶硅，厚度为2-3微米，最佳为2.5微米。淀积的多晶硅可以充满整个深槽或深孔，使衬底的表面平整。由于后续的工作必须在平整的表面上进行，所以必须对刻蚀的开口进行封闭，才能进行后续工艺；并且由于深槽或深孔的存在，降低了衬底的机械强度，填充也可以使衬底的机械强度得到增加。也可以采用其他的绝缘材料代替多晶硅。
淀积多晶硅后，表面的平坦度仍不高，不利于后续的工序；所以还可以加入如下的步骤，使多晶硅平整步骤200、全片涂胶；步骤201、全片刻蚀，实现多晶硅深槽平坦化；步骤202、去胶清洗。
全片涂胶可以使得整个表面较低的地方胶层较厚，而表面较高的地方胶层较薄，然后通过全片刻蚀，原多晶硅表面较高的地方被刻蚀的较多，实现整个表面的平坦化。
为了进一步提高降低涡流的效果，可以在上述经过平整的多晶硅的表面制作shield；具体包括如下步骤步骤300、低压化学汽相淀积多晶硅2000-4000埃；步骤301、光刻出多晶硅图形；步骤302、低压化学汽相淀积二氧化硅1000-4000埃；以实现多晶硅和一层铝线之间的隔离。
所述的光刻shield的图形可以采用如图6所示的图形，关于shield可以参考背景技术中的相关介绍。
经过以上的步骤后，就得到了表面平整，含有平行的深槽或深孔的新型衬底，在该衬底上完成电感的制作，就可以得到本发明所述的电感。
下面通过单SiO2介质层电感和双层线圈电感的制作过程，详细的说明本发明的技术方案制作单SiO2介质层电感，包括如下步骤步骤001、清洗原始Si衬底片；步骤002、ICP刻蚀衬底形成约15微米深的交叉深孔，光刻孔的直径为1-3微米，版图如图4所示，刻蚀条件为腐蚀时间9秒，钝化时间为7秒，刻蚀时间为13分钟；此步骤后的衬底剖面如图7所示；步骤003、在Si衬底表面氧化一层隔离作用的二氧化硅，厚度为1500-3000埃；此步骤后的衬底剖面如图8所示；步骤004、采用低压化学汽相法淀积多晶硅，厚度为3000埃；此步骤后的衬底剖面如图9所示；步骤006、通过RIE(反应离子刻蚀)刻蚀方法，实现多晶硅深槽的平坦化；此步骤后的衬底剖面如图10所示；至此，完成了整个衬底的加工。以下的步骤为步骤五在衬底上制作电感的步骤，是常规的电感制作工艺，包括步骤007、注入磷离子，能量为60kev，剂量为5e15cm-2；步骤008、光刻多晶硅，版图为形成多晶硅引线而设计的版图；步骤009、采用ICP工艺，形成多晶硅引线，并略过刻，以保证刻蚀干净；步骤010、淀积金属和多晶硅之间隔离的介质层二氧化硅SiO2，厚度为6000-8000埃；步骤011、快速热退火，使SiO2形成致密的氧化层，提高产品的性能；步骤012、光刻接触孔，版图为SiO2介质层到多晶硅引线的接触孔；步骤013、采用干法腐蚀一部分SiO2介质层接触孔的二氧化硅；步骤014、采用湿法腐蚀净SiO2介质层接触孔剩余的二氧化硅；步骤015、溅射一层金属铝，厚度为6000-10000埃；步骤016、光刻一层金属铝，版图为形成电感下层引线和平面螺旋电感的版图；步骤017、干法刻蚀铝，形成电感下层引线和平面螺旋电感线圈；步骤018、合金，使得引线和金属铝线圈之间形成欧姆接触，减少接触电阻；步骤019、淀积钝化层SiO2，保护内部电感结构；步骤020、光刻压焊孔，版图为金属铝线圈与焊盘接触的压焊孔；步骤021、先湿法略腐蚀钝化层SiO2；步骤022、干法刻蚀净压焊孔的钝化层SiO2，形成集成电感；步骤023、测试。
如果制作双SiO2介质层电感，包括如下步骤如上所述制作单SiO2介质层电感的步骤001-步骤018；
步骤A、等离子体增强淀积二氧化硅，作为层间SiO2介质；步骤B、快速热退火，使SiO2形成致密的氧化层，提高产品的性能；步骤C、光刻接触孔，版图为第二SiO2介质层到第一SiO2介质层的金属铝线圈的上联端的接触孔；步骤D、采用干法腐蚀一部分第二SiO2介质层接触孔的二氧化硅；步骤E、采用湿法腐蚀净第二SiO2介质层接触孔剩余的二氧化硅；步骤F、溅射第二层金属铝，厚度为10000埃-20000埃；步骤G、光刻第二层金属铝，版图为形成电感下层引线和平面螺旋电感线圈的版图；步骤H、干法刻蚀铝，形成电感下层引线和平面螺旋电感线圈；步骤I、合金，使得两层金属铝线圈的连接形成欧姆接触，减少接触电阻；如上所述制作单SiO2介质层电感的步骤019-步骤023。
最后所应说明的是以上实施例仅用以说明而非限制本发明的技术方案，尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解依然可以对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，其均应涵盖在本发明的权利要求范围当中。
权利要求
1.一种集成电感，包括Si衬底层、SiO2氧化层、电感线圈和多个外接压焊块；所述的SiO2氧化层设置于Si衬底层上，电感线圈和多个外接压焊块设置于SiO2氧化层上；其特征在于所述的Si衬底层刻蚀有多个平行的深槽或深孔，深槽的宽度或深孔的直径为1-6微米；深度为5-25微米；间距为1-3微米；刻蚀有深槽或深孔的Si衬底层经过表面氧化后，深槽或深孔被绝缘材料填充，使衬底的表面平整。
2.根据权利要求1所述的集成电感，其特征在于所述的填充深槽或深孔的绝缘材料为多晶硅。
3.根据权利要求1或2所述的集成电感，其特征在于所述的Si衬底层可以采用体硅衬底或SOI衬底。
4.根据权利要求1或2所述的集成电感，其特征在于如果采用在Si衬底层刻蚀深孔的方式，深孔的位置可以采用交错结构。
5.一种集成电感的制造方法，其特征在于包括如下步骤步骤一、清洗用于制造集成电路的原始Si衬底；步骤二、通过ICP工艺，在原始Si衬底上刻蚀深槽或深孔；所述深槽的宽度或深孔的直径一般为1-6微米；深度为5-25微米；间距为1-3微米；步骤三、在经过步骤二刻蚀的Si衬底上，氧化一层隔离作用的SiO2，厚度为1000-4000埃，形成SiO2隔离层；步骤四、通过低压化学汽相法淀积多晶硅，厚度为2-3微米，封闭深槽或深孔的开口；步骤五、淀积SiO2氧化层，制作电感线圈，连接压焊块，完成集成电感的制造。
6.根据权利要求5所述的集成电感制造方法，其特征在于所述步骤二的ICP刻蚀，最佳条件为腐蚀时间9秒，钝化时间为7秒；总的刻蚀时间10-15分钟。
7.根据权利要求5所述的集成电感制造方法，其特征在于所述的步骤三通过氧化的方式在Si衬底层表面氧化一层SiO2隔离层，厚度最佳为1500-3000埃。
8.根据权利要求5所述的集成电感制造方法，其特征在于所述的步骤四低压化学汽相法淀积多晶硅，最佳厚度为2.5微米。
9.根据权利要求根据权利要求5所述的集成电感制造方法，其特征在于所述的步骤四和步骤五之间还包括使多晶硅平整的步骤步骤200、涂胶；步骤201、采用反应等离子刻蚀条件对多晶硅进行刻蚀，实现多晶硅深槽平坦化；步骤202、去胶清洗。
10.根据权利要求根据权利要求9所述的集成电感制造方法，其特征在于所述的步骤202之后，步骤五之前，还包括制作shield结构步骤300、低压化学汽相淀积多晶硅2000-4000埃；步骤301、光刻出多晶硅图形；步骤302、低压化学汽相淀积二氧化硅1000-4000埃；以实现多晶硅和一层铝线之间的隔离。
全文摘要
本发明公开了一种集成电感及其制造方法，制造方法包括清洗原始Si衬底并通过ICP工艺，在原始Si衬底上刻蚀深槽或深孔；所述深槽的宽度或深孔的直径一般为1μm－6μm；间距为1μm－3μm；然后，氧化一层隔离作用的SiO
文档编号H01F17/00GK1622330SQ20031011545
公开日2005年6月1日 申请日期2003年11月25日 优先权日2003年11月25日
发明者张国艳, 赵冬燕, 黄如, 张兴, 王阳元 申请人:北京大学