专利名称：具有平行板沟槽电容器的半导体器件的制作方法
技术领域：
本发明通常涉及半导体器件，尤其是形成有高频旁路电容器的集成电路。
背景技术：
制造移动电话和其它无线通讯设备需要具有大量无源元件的集成电路以降低生产成本和/或通讯设备的物理尺寸。一类单独存在的无源元件是旁路电容器，该旁路电容器连接在电源接线端之间，以消除电压尖脉冲和其它的对电源的扰动，也起到低通滤波器的作用。
迄今为止，由于集成后具有大电容值或低性能，许多半导体器件的制造存在将旁路电容器集成到半导体器件裸片和其它元件上的困难。在移动电话和其它的无线通讯设备中，旁路电容器必须具有一毫微法或更大的电容值，能够过滤在六千兆赫或更大频段下的信号。集成旁路电容器的尝试带来占据大量裸片面积的元件，这导致产生大的等效串连电阻(ESR)和随之带来的低的频率响应。而且，裸片面积增加了一笔制造电容器的费用。
因此，需要这样一种集成电路，它形成有旁路电容器，具有大电容值和低ESR以实现高频响应而且维持低成本。
图1是第一制造阶段后带有电容器的半导体器件的横截面视图；图2是第二制造阶段后的半导体器件的横截面视图；和图3是第三制造阶段后的半导体器件的横截面视图。
具体实施例方式
附图中，具有相同标号的元件具有相同的功能。
图1的横截面透视图显示了形成在半导体衬底12上的半导体器件10，在第一制造阶段后它包括电容器20。在一个实施例中，衬底12以单晶硅形成，半导体器件形成为用于无线通讯设备、在大约一千兆赫和大约六千兆赫之间频段工作的集成电路。在一个实施例中，电容器20作为电源滤波器或具有至少一毫微法电容的旁路电容器工作。
重掺杂基层13，为存在于电容器20和半导体器件10的其它部分的高频信号提供低电阻接地面。在一个实施例中，基层13包括硼原子掺杂的单晶硅，其具有p型电导率和大约0.1Ω-cm的电阻率。在一个实施例中，基层13被施以偏压以在地电位工作。
外延层14生成在基层13上，具有p型电导率和相对大的电阻率。高电阻为形成在衬底12上的晶体管(图中未示出)提供一低寄生衬底电容以实现半导体器件10的整体高频工作。在一个实施例中，外延层14具有大约2.75μm的厚度和大约1014原子/cm3的掺杂浓度。
埋置层15形成在外延层14上，可以为双极NPN晶体管(未示出)提供一低集电极电阻通路，和为形成在衬底12上的双极PNP晶体管(未示出)提供一低基极电阻，并作为半导体器件10的一部分集成在电容器20中。在一个实施例中，置入埋置层15以具有一n型电导率，大约1μm的厚度和大约6.0×1019原子/cm3的掺杂浓度。
外延层16生成在埋置层15上达到大约0.8μm的厚度。在一个实施例中，外延层16具有一n型电导率，和大约2.0×1016原子/cm3的掺杂浓度。
在衬底12的表面24中刻蚀有多个沟槽17，该沟槽的深度足以达到基层13以形成衬底接触。在一个实施例中，形成具有大约7μm深度和大约1μm宽度的沟槽17。
同时，为了随后形成电容器20的极板，在表面24刻蚀有多个沟槽18。在一个实施例中，形成具有大约8μm深度和大约1.5μm宽度的沟槽。在一个实施例中，沟槽18较沟槽17具有更宽的宽度，因此更快地被刻蚀，这也解释了同时形成时沟槽18较沟槽17具有稍微更大的深度。
一共形的导电层22置于表面24上，并在电容器20的区域形成图案以遮盖沟槽18的侧壁25和底面26，从而形成电容器20的第一极板。如图所示导电层22也顺着沟槽17的侧壁27和底面28排布。
如导电层22的共形膜具有基本恒定的厚度，而不管形成有共形膜的底部轮廓如何。为了避免减薄陡立的竖直台阶，如位于沟槽18上部拐角29的部位，导电层22形成为共形膜。这样，导电层22在毗邻角29的区域31形成有基本恒定的半径。
通常采用如化学气相沉积(CVD)、等离子增强CVD、或电镀的工艺形成导电层22，这些工艺提供良好的阶梯覆盖和如果不在所有的表面形貌上就在大部分表面上均匀的厚度。目前CVD工艺在商业上可以实现沉积各种导电金属，如钨、多晶硅、铜、铝和类似金属或它们的组合，其中任何一种金属能为层22提供一种适合的材料。在一个实施例中，用重掺杂硼原子的多晶硅形成导电层22，其具有p型电导率和大约4000的厚度以及低表面电阻。例如，在一个实施例中，多晶硅导电层22的掺杂浓度可能位于大约1020原子/cm3的量级。导电层22在区域31处的半径厚度优选地处于其在平面处如表面24和/或侧壁25的厚度的大约10％。共形的特性和在所有底部轮廓上基本均厚的导电层22提供了具有均匀电容、高的击穿电压和产生高频响应的低等效电阻(ESR)的电容器20。而且，随后沉积在导电层22的外表面32上的膜更容易形成均匀的厚度，从而保证经受一标定范围的操作偏差的优点。
导电层22沿沟槽18的侧壁25形成，具有同样的p型电导率，从而与基层13形成欧姆电接触。导电层22通常被掺杂到接近用作掺杂源的硼的溶解度极限的程度，其中硼原子从导电层22扩散进入层13-16以进一步降低基层13的有效电阻和电容器20的ESR。使用导电层22作为掺杂源降低轻掺杂外延层14的电阻，容易被延伸以提供这样一种电容器，该电容器在几乎任何应用中(包括基层13被轻掺杂而不是重掺杂的情况)都具有低等效串连电阻和高频率响应。
图2是第二制造阶段后的半导体器件的横截面视图。
电介质膜33形成在外表面32上，起到电容器电介质的作用。采用共形工艺生成或沉积电介质膜33，该工艺带来在半导体器件10的所有底部形貌上的恒定厚度。导电层22的共形性质更容易形成电介质膜33的恒定厚度，其外面32较内表面下的底部形貌更光滑。在一个实施例中，电介质膜33包括沉积的氮化硅，其厚度在大约40到大约600之间，最常用的厚度为400。在一个可替代的实施例中，电介质膜33形成为电介质堆叠层，包括，例如氧化物-氮化物堆叠层或氧化物-氮化物-氧化物堆叠层。在另一个可替代的实施例中，电介质膜33可以形成有氧化铝、五氧化钽、氧化铪或其它高介电常数电介质或它们的组合。
导电层35形成在电介质膜33上面，优选地也具有共形形式，用作电容器20的第二极板。导电层35可以用与导电层22相同的材料形成，尽管不需要如此。为了提供高频性能，可归因于导电层35的等效串连电阻元件优选地较低。在一个实施例中，导电层35包括具有p型电导率和大约1020原子/cm3掺杂浓度的多晶硅。在一个实施例中，采用CVD工艺沉积导电层35达到大约4000的厚度。
在一个实施例中，大面积深刻蚀工艺(blanket etch back process)从覆盖表面24的区域除去导电层35，保留沟槽18中的部分，该保留部分可以下凹达到稍微低于电介质膜33的上表面的水平。如果沟槽17足够狭窄，在沟槽17中很少或没有留下的空间容纳欲沉积的导电层35的材料。
图3是第三制造阶段后的集成电路10的横截面视图。导电膜22形成图案并被刻蚀形成电容器20的底板。
导电膜36置于电介质膜33上，然后形成图案，并被刻蚀形成板38，板38与图示的沟槽18的开口附近的导电层35的裸露部分接触。在一个实施例中，以沉积的具有大约1800厚度的未掺杂的多晶硅形成板38，然后形成图案，掺杂使其具有p型电导率以形成电阻、晶体管电极和半导体器件的其它元件(未示出)。
在一个可替代的实施例中，上述的大面积平坦化刻蚀步骤(blanket planarization etch step)和导电膜36的沉积步骤都可以省略。替代地，导电层35形成图案，选择性地刻蚀形成板38作为沟槽18中部分的连续延伸。然后电介质膜33和导电层22形成图案并如图示刻蚀。
然后电介质膜40形成在板38上。在一个实施例中，电介质膜40包括具有沉积到大约500厚度的氮化硅和具有沉积到大约6000厚度的二氧化硅。
然后电介质膜40形成图案，被刻蚀以除去电介质膜33和40的可选择的部分，从而暴露毗邻沟槽17的区域45处的导电层22外表面32。刻蚀进一步暴露板38的表面39。
然后如晶体管的有源器件(未示出)连同其它元件(未示出)可以形成在半导体器件10上。这样，在形成关键部件如晶体管之前电容器20基本被全部完成。因此，电容器20的制造对用于形成关键有源器件和其它元件的整体热平衡(thermal budget)的干扰即使有也是微不足道的。
电容器20位于沟槽18中的部分被称为沟槽部分，其中电介质膜33位于导电层22和35之间。位于区域41的部分被称为表面部分，其中板38与导电层22被电介质膜33分隔。电容器20的总电容包括表面和沟槽部分，这带来裸片面积的有效利用，单位面积的高整体电容和低的制造成本。
沉积互连金属化层和形成图案以形成电容器20的电极42和44。电极42接触区域45中的导电层22，从而提供一种结构来与电容器20的第一极板形成电接触。电极44接触区域41的板38，从而提供一种结构来与电容器20的第二极板形成电接触。
电容器20的操作如下进行。电极42在图3的视平面外被耦合在一起，通常在地电位操作，这使电容器20的一个极板连同基层13接地。电极44在图3的视平面外被耦合在一起，并接收包括电流信号IIN的信号，该电流信号具有在大约1千兆赫赫大约6千兆赫之间频率工作的交流分量。在一个实施例中，IIN表示噪声、开关电流或终端上为向半导体器件20施加偏压提供动力的其它扰动。
电流信号IIN经电极44被发送到板38，板38放在表面24上面，用作电容器20的一个极板的一部分。电流信号IIN进一步被发送到导电层35，该导电层形成在沟槽18中，用作极板的第二部分。电流信号IIN被电容耦合经电介质膜33到导电层22以过滤或降低交流分量的幅值，该导电层形成在表面24和侧壁25上，用作电容器20的另一极板。电流信号IIN从电极44经寄生电阻通路被有效地发送到在地电位操作的电极42，该寄生电阻通路包括导电层22和35、板38和/或基层13。由于重掺杂，电阻通路具有低电阻，其提供了高频电容。
总之，本发明提供一种适用于多种技术中的集成电路的半导体器件和电容器结构。半导体衬底具有形成有沟槽的表面，电容器具有形成在衬底表面上的第一极板，具有沿沟槽侧壁排布的第一和第二部分。电容器的第二极板形成在第一极板上，延伸进入第一和第二部分之间的沟槽。
电容器的极板通常在多个沟槽中形成，这些极板的排布使裸片面积和频率响应之间的平衡最优化。即，如果希望高频响应，形成更多的衬底接触沟槽以降低电容器电流通路的电阻，从而产生低ESR。衬底接触沟槽为电容器电流的流动提供平行电阻通路，这样的通路越多，电阻越低，裸片面积越大。在一个实施例中，形成具有大约100μm的长度的沟槽，且具有一个为各电容器沟槽提供的衬底接触沟槽以实现大于千兆赫的频率响应。
上述电容器结构可能在一个小裸片面积上产生1纳法或更大的电容，从而实现低成本。采用沿沟槽排列的导电层通过阻止毗邻单晶半导体层的耗尽产生作为极板电压函数的恒定电容。电容器的表面设计可以作为列的阵列或单元矩阵被形成，或者可以是环形的，蛇形的或几乎任何其它形状。作为结果，可以在位于其它器件或毗邻传感子电路的器件之间的半导体裸片上布置电容器以使电容器的面积最小或在给定裸片面积下的电容值最大。而且，在形成有源器件之前形成电容器，因此用于形成电容器的热循环对为制造有源器件分配的热平衡具有很小的作用或几乎没有作用。
权利要求
1.一种半导体器件，包括一半导体衬底(12)，其具有形成有沟槽(17，18)的衬底表面(24)；和电容器，其具有第一极板(22)和第二极板(35，38)，所述第一极板形成在衬底表面上，具有分别沿沟槽的第一和第二侧壁(25)排列的第一和第二部分，所述第二极板形成在第一极板上，并延伸进入位于第一和第二部分之间的沟槽中。
2.如权利要求1所述的半导体器件，其中第一极板(如邻近区域45)的第三部分覆盖衬底表面，进一步包括一电介质膜(33)，该电介质膜形成在第一部分上并延伸进入毗邻第一极板之第一和第二部分的沟槽中。
3.如权利要求2所述的半导体器件，其中电介质膜包括氮化硅。
4.如权利要求2所述的半导体器件，其中电介质膜形成为大于200的厚度。
5.如权利要求2所述的半导体器件，其中电介质膜具有覆盖第一极板第三部分的第一部分和延伸进入位于第一和第二极板之间沟槽的第二部分。
6.如权利要求1所述的半导体器件，其中以多晶硅形成第一极板。
7.如权利要求6所述的半导体器件，其中以多晶硅形成第二极板。
8.如权利要求7所述的半导体器件，其中半导体衬底被掺杂以具有第一导电类型。
9.如权利要求8所述的半导体器件，其中第一极板被掺杂以具有第一导电类型，从而提供与半导体衬底的欧姆接触。
10.如权利要求1所述的半导体器件，进一步包括形成在衬底表面上的金属化层(42，44)，该金属化层与第一极板电接触以形成衬底接触。
11.如权利要求1所述的半导体器件，其中第一导电材料具有沿侧壁的第一厚度和在衬底表面上几乎等于第一厚度的第二厚度。
12.如权利要求11所述的半导体器件，其中衬底表面和第一侧壁在拐角相交，第一导电材料在拐角处具有第三厚度，其几乎等于第一和第二厚度。
全文摘要
半导体器件(10)形成在半导体衬底(12)上，该半导体衬底的表面(24)形成有沟槽(18)。电容器(20)具有第一极板(22)，该第一极板形成衬底表面上并具有第一和第二部分，该第一和第二部分分别沿沟槽的第一和第二侧壁(25)排列。第二极板(35，38)形成在第一极板上并延伸至位于第一和第二部分的沟槽中。
文档编号H01L29/94GK1717794SQ200380104160
公开日2006年1月4日 申请日期2003年10月7日 优先权日2002年11月27日
发明者戈登·M.·格利弗纳, 艾琳尼·S.·万, 苏德蛤玛·C.·莎斯特里 申请人:半导体元件工业有限责任公司