专利名称：每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列的制作方法
技术领域：
本发明大体而言涉及闪速EEPROM(电可擦可编程只读存储器)类型之非易失性半导体存储器，具体而言涉及用于操作NAND型存储单元阵列的结构及方法。
背景技术：
目前人们正在应用许多种在商业上很成功的非易失性存储器产品，尤其是那些使用闪速EEPROM单元阵列的小形状因数插件形式的非易失性存储器产品。
一种流行的闪速EEPROM架构是利用一NAND阵列，其中通过一或多条位于各位线与一参考电势之间的选择晶体管连接大量存储单元串。图2A以平面图的形式显示此一阵列的一部分。BL0-BL4表示连接至全局竖直金属位线(未图示)的扩散位线连接线。尽管图中在每一串中显示四个浮动栅极存储单元，然而各串通常在一列中包括16个、32个或更多个存储单元电荷存储元件，例如浮动栅极。标记为WL0-WL3的控制栅极(字)线及串选择线DSL和SSL在浮动栅极行上跨越多个串延伸，其通常处于多晶硅中(在图2B中标记为P2，图2B是图2A沿A-A线的剖视图)。控制栅极线通常以一自对准堆叠形式形成于浮动栅极上，并通过一中间介电层19相互电容性耦合，如图2B所示。串的顶部及底部共同通过一晶体管分别连接至位线及一共用源极线，该晶体管使用浮动栅极材料(P1)作为其有源栅极，该有源栅极由外围进行电驱动。浮动栅极与控制栅极之间的电容性耦合使得能够通过升高耦合至浮动栅极的控制栅极上的电压来升高浮动栅极的电压。在编程期间，通过如下方式来读取及验证一列内的一单独的单元通过在串中其余单元的相应字线上设置一相对高的电压并通过在该条所选字线上设置一相对低的电压而使串中的其余单元强导通，以使流经每一串的电流基本上仅取决于存储于该所选字线下方的所寻址单元中的电荷电平。通常是针对大量的串并行地检测该电流，从而沿一行浮动栅极并行地读取电荷电平状态。NAND存储单元阵列架构及其作为存储系统一部分的作业的实例可见于美国专利第5,570,315号、第5,774,397号及第6,046,935号中。
当前闪速EEPROM阵列中的电荷存储元件最常见的是导电性浮动栅极，其通常由经掺杂的多晶硅材料制成。适用于闪速EEPROM系统的另一种类型的存储单元是利用一非导电性介电材料取代导电性浮动栅极以非易失性方式存储电荷。此一单元阐述于一篇由Chan等人所著的文章“真正的单晶体管氧化物-氮化物-氧化物EEPROM器件(A True Single-Transistor Oxide-Nitride-OxideEEPROM Device)”(IEEE电子器件通讯(IEEE Electron Device Letters)，第EDL-8卷，No.3，1987年3月，第93-95页)中。一由氧化硅、氮化硅及氧化硅(“ONO”)形成的三层式电介质夹于一导电性控制栅极与存储单元沟道上方一半导电性衬底的表面之间。存储单元是通过将电子自单元沟道注入氮化物内进行编程，其中电子陷获并存储于一有限的区域中。然后，该所存储的电荷以一可侦测的方式改变单元沟道的一部分的阈电压。单元是通过将热空穴注入氮化物内来得到擦除。也参见由Nozaki等人所著的“用于半导体碟片应用的具有MONOS存储单元的1-Mb EEPROM(A 1-Mb EEPROM with MONOS Memory Cell forSemiconductor Disk Application)”(IEEE固态电路杂志(IEEE Journal ofSolid-State Circuits)第26卷，No.4，1991年4月，第497-501页)，其阐述了一种具有分裂栅极构造的类似单元，其中一经掺杂的多晶硅栅极延伸于存储单元沟道的一部分上方以形成一单独的选择晶体管。
一典型非易失性闪速阵列的存储单元被划分成可一同擦除的离散的单元块，换言之，块包含可作为一擦除单位单独地一同擦除的最少数量的单元，当然在单一擦除作业中也可擦除多于一个块。每一块通常存储一或多个数据页面，页面被定义为作为基本的编程及读取单位同时接受一数据编程及读取作业的最少数量的单元，当然在单一作业中也可编程或读取多于一个页面。每一页面通常存储一或多个数据区，数据区的尺寸由主机系统界定。其一实例是一数据区有512个字节的用户数据(遵循一对磁盘驱动器订立的标准)加上一定数量字节的关于用户数据及/或存储该区的块的附加信息。
如在大多数集成电路应用中一般，对于闪速EEPROM阵列，也存在缩小为构建某些集成电路功能所需的硅衬底区域的压力。人们不断地期望增加在一硅衬底的既定区域中可存储的数字数据的量，以增大一既定尺寸的存储插件及其他类型封装件的存储容量，或者既增大容量又减小尺寸。另一种增大数据存储密度的方法是每一存储单元电荷存储元件存储多于一位数据。这通过将一存储元件电荷电平电压范围窗口划分成多于两种状态来实现。使用四个此种状态能够使每一单元存储两位数据，使用八种状态能够使每一单元存储三位数据，依此类推。一多状态闪速EEPROM结构及作业阐述于美国专利第5,043,940号及第5,172,338号中。
上述专利及论文的全文均以引用方式明确地并入本背景技术部分中。
发明内容
对当前非易失性存储单元阵列尺寸的持续缩小的一重要限制是浮动栅极电介质。此不能在实际上在长期数据保持中不会造成泄露及困难的情况下制作得薄于当前所使用的约70埃(7nm)的最小厚度。这意味着随着各种栅极的尺寸及其间距离的减小，无法降低为控制浮动栅极下方存储单元沟道中的导通而需要耦合至浮动栅极的电压。随着各种栅极之间距离的减小，各种栅极之间非人们所期望的电压耦合增大，除非可对所用电压电平进行补偿性降低。如果将来欲按比例缩放存储阵列，则此一降低甚为重要。
如果可增大浮动栅极的耦合比，则可降低控制栅极电压的电平。耦合比等于浮动栅极与控制栅极之间的电容除以浮动栅极与所有相邻电极(众所周知，最明确的是衬底)之间的电容。这些电容的值取决于相耦合的对置表面区域的尺寸、及其间的介电层的厚度及介电常数。在NAND阵列中，由于其堆叠的控制栅极与浮动栅极结构，难以实现耦合比的降低。当作为缩小的一部分而使浮动栅极与衬底的耦合区域变小时(作为分母，其可导致耦合比增大)，浮动栅极与控制栅极之间的耦合区域同样会减小，此还造成分子减小。
按比例缩放的另一不期望有的效应是各导电性阵列元件、尤其是相邻浮动栅极之间的寄生电容增大。举例而言，在编程或读取一个浮动栅极的状态时，与一相邻单元的浮动栅极上所存储电荷的密切接近会造成编程或读取错误。在其中浮动栅极晶体管的专用于每一状态的所允许阈电压范围非常小的多状态作业中，此种耦合可造成大量的错误。
根据本发明的一个主要方面，存储单元阵列浮动栅极分别耦合至少两个控制栅极，从而增大浮动栅极与控制栅极之间的总耦合区域而不会增大浮动栅极与衬底之间的耦合区域，由此增大耦合比。在NAND阵列中，通常堆叠于浮动栅极行顶部上的控制栅极被沿存储单元串定位于浮动栅极之间的控制栅极所取代。因而各单独浮动栅极分别通过对置侧壁电容性耦合至两个控制栅极-每一侧上一个控制栅极。增大浮动栅极的高度来增大与这些控制栅极的耦合区域。一单独浮动栅极与各控制栅极的总耦合区域得到明显增大，而与浮动栅极与衬底之间的耦合区域无关。此使控制栅极电压能够得到明显降低，但仍使耦合至浮动栅极的电压增大至目前所用的用于通过具有一既定厚度的栅极电介质来控制存储单元沟道的值。
在作业中，一行浮动栅极的电压在其编程或读取期间通过升高该行两侧上控制栅极的电压而得到升高。相邻行中浮动栅极的类似的电压升高量则通过如下方式得到减小，尽管其也与这些其电压已升高的控制栅极之一相耦合使与这些相邻浮动栅极行的相对侧相耦合的控制栅极上的电压保持为低电压。
将控制栅极沿NAND串定位于浮动栅极之间还会减小相邻单元的浮动栅极之间不期望有的耦合，这是因为电驱动的控制栅极往往会屏蔽浮动栅极之间的电场。此外，为升高衬底电压来进行某些作业，例如禁止对单独的单元进行编程，可将控制栅极电容性耦合至浮动栅极之间的衬底区域。
根据本发明的另一主要方面，通过使用其尺寸明显小于在工艺中所用光刻法的最小分辨元件尺寸的间隔层形成浮动栅极，使具有一既定数量浮动栅极存储元件的NAND串中各单独晶体管的沟道长度明显减小，减小量几乎高达现有长度的一半。此种间隔层形成于一层经掺杂的多晶硅或其他导电材料上，例如一层一第一介电材料上，其并靠一第二介电材料条带。在移除该第二介电材料后，该第一介电材料间隔层即形成一掩膜，通过该掩膜对下伏的导电性浮动栅极材料进行蚀刻。浮动栅极的尺寸及其间的间距得到减小。控制栅极较佳设置于更小的浮动栅极之间并以与上文所述相同的方式工作。NAND存储单元串变小会使在一既定区域中形成更多的NAND存储单元串，并由此提高一既定尺寸的存储单元阵列中的数据存储密度。
本发明的其他方面、优点及特征包含于下文对本发明实例性实例的说明中，该说明应结合附图一起阅读。
图1为一其中可构建本发明的存储单元阵列及运行改良的存储系统类型的方块图；图2A为一现有技术NAND阵列的平面图；图2B为图2A所示现有技术NAND阵列沿线A-A剖视的剖视图；图3为一NAND构造中一实例性存储单元阵列的平面图；图4为图3所示阵列沿其剖面A-A剖视的剖视图；图5A为图3所示阵列沿其剖面B-B剖视的剖视图；图5B为图3所示阵列沿其剖面C-C剖视的剖视图；图6为第一实施例的图3-5所示阵列的一修改形式沿剖面B-B剖视的剖视图，其处于一对应于图5A的工艺阶段；图7-10为图3-5所示阵列的一第二实施例中按顺序形成的结构沿图3中的剖面A-A剖视的剖视图；图11为图3-5或7-10所示两个实施例之一中一存储单元的放大剖视图，以用于图解说明其一优点；图12为在图3-5或7-10所示两个实施例之一中可构建的一替代存储单元构造的剖视图；图13显示图3-5或7-10所示两个实施例之一中栅极元件与基板之间的电容性耦合；图14为一根据图3-5或7-10所示两个实施例之一的存储单元阵列的等效电路图；图15为一参考图14所示电路图的实例性存储单元阵列的运行状态表；及图16为一个NAND串的电路图，其用于图解说明NAND存储器的读取方法。
具体实施例方式
存储系统图1所示方块图显示一其中可构建本发明各个方面的实例性存储系统。一包含复数个排列成一矩阵的存储单元M的存储单元阵列1由一列控制电路2、一行控制电路3、一c-源极控制电路4及一c-p-阱控制电路5控制。在本实例中，存储单元阵列1为NAND型，该种类型已在上文“背景技术”中及以引用方式并入本文中的参考文献中进行了阐述。一控制电路2连接至存储单元阵列1的位线(BL)，以便读取存储在存储单元(M)中的数据、在一编程作业中确定存储单元(M)的状态、及控制位线(BL)的电势电平以促进编程或禁止编程。行控制电路3连接至字线(WL)，以选择其中一条字线(WL)、施加读取电压、施加与由列控制电路2所控制的位线电势电平相组合的编程电压、及施加一与一上面形成有存储单元(M)的p-型区域的电压相耦合的擦除电压。c-源极控制电路4控制一连接至存储单元(M)的共用源极线(在图1中标记为“c-源极”)。c-p-阱控制电路5则控制c-p-阱电压。
存储在存储单元(M)中的数据由列控制电路2读出并通过一I/O线及一数据输入/输出缓冲器6输出至外部I/O线。拟存储在存储单元中的编程数据通过外部I/O线输入至数据输入/输出缓冲器6，并传送至列控制电路2。这些外部I/O线连接至一控制器9。控制器9包含各种类型的寄存器及其他存储器，包括一非易失性随机存取存储器(RAM)10。
用于控制闪速存储装置的命令数据输入至命令电路7，该命令电路7连接至与控制器9相连的外部控制线。命令数据会将所请求的作业通知闪速存储器。所输入命令传送至一用于控制列控制电路2、行控制电路3、c-源极控制电路4、c-p-阱控制电路5及数据输入/输出缓冲器6的状态机8。状态机8可输出闪速存储器的状态数据，例如READY/BUSY(就绪/忙)或PASS/FAIL(成功/失败)。
控制器9连接或可连接一主机系统，例如一个人计算机、数字照相机或个人数字助理。是由该主机发出命令(例如向存储阵列1存储或自存储阵列1读取数据的命令)，并分别提供或接收该数据。该控制器将此等命令转换成可由命令电路7解释及执行的命令信号。该控制器还通常包含用于正写入至存储阵列或自存储阵列读取的用户数据的缓冲存储器。一典型的存储系统包含一个包含控制器9的集成电路芯片11、及一或多个分别包含一存储阵列及相关联的控制电路、输入/输出电路及状态机电路的集成电路芯片12。当然，目前的趋势是将系统的存储阵列及控制电路一同集成在一或多个集成电路芯片上。
图1所示存储系统可嵌入作为主机系统的一部分，或者可包含于一可以可拆方式插入主机系统中一配合插座内的存储插件中。此一插件可包含整个存储系统，或者可将带有相关联的外围电路的控制器及存储阵列设置于单独的插件中。举例而言，在美国专利第5,887,145号中即阐述数种实施方案，该专利的全文以引用方式明确地并入本文中。
第一NAND阵列实施例图3以平面图形式显示一NAND阵列中几个存储单元的主要组件，其等效电路则显示于图14中，其中对应的元件由与图3中相同的参考编号来表示但带有一撇号(’)。图中包含五个串联连接存储单元串21-25，其中在每一串中显示三个浮动栅极电荷存储元件。串21包含浮动栅极27、28及29，串22具有浮动栅极30、31及32，串23包含浮动栅极33、34及35，串24具有浮动栅极36、37及38，串25则包含浮动栅极39、40及41。为易于解释，图中仅显示一由十五个存储单元构成的小的矩形阵列。此一阵列的实际实施方案包含位于数以千计的NAND串中的数以百万计的此等存储单元，其中每一串通常具有16个、32个或更多个存储单元。应了解，为使存储阵列的局部衬底电势能够独立于共用衬底电势受到电控制，存储阵列通常定位于一或多个包含于一共用衬底内的阱区上。在通篇说明书中，除特别注明外，就晶体管存储阵列而言所使用的术语“衬底”将包括指代此等阱区。
每一NAND串21-25均包含两个选择晶体管-在串的每一端具有一个选择晶体管，从而以可控制方式将该串连接于全局位线BL0-BL4(图14)中一不同的全局位线与一参考电势VS之间。在读出期间，VS通常是地电势，但也可在编程期间呈一小的正值，以帮助将源极选择晶体管两端的泄露最小化。电压VSSL施加至选择晶体管T0S-T4S的相应栅极43-47，以控制将其相应存储单元串21-25的一端连接至VS。串21-25的另一端通过相应的选择晶体管T0D-T4D(图14)被施加至选择晶体管栅极49-53的电压VDSL连接至相应的位线BL0-BL4。列控制电路2(图1)施加一电压至每一代表拟写入的特定数据的位线，或者检测读取作业期间的电压或电流。选择晶体管T0S-T4S及T0D-T4D(图14)包含位于一半导体衬底77中表面79处(图4、5A及5B)的相应源极及漏极区55-64及65-74。
一典型的现有技术NAND阵列包括跨越多个串在若干行浮动栅极上延伸的控制栅极(字)线，其间具有适当的绝缘介电层。如上所述，为使将所耦合的浮动栅极升高至编程及读取其状态所必需的电压电平所需的控制栅极电压最小化，期望控制栅极与浮动栅极之间紧密耦合。对每一行浮动栅极使用一条控制栅极(字)线。为制作一其中浮动栅极与控制栅极在y方向上(沿NAND串的长度)自对准的阵列，通常使用控制栅极作为掩膜来形成浮动栅极，由此使浮动栅极在v方向上具有与控制栅极相同的尺寸。对于此种架构而言，为增大上文所述的耦合比，从而能够以适合于将来按比例缩放技术的更低控制栅极电压进行作业，增大控制栅极与浮动栅极之间的耦合区域的机会有限。
因此，在图3-5所示的NAND阵列中，控制栅极(字)线81-84定位于浮动栅极之间而非浮动栅极上。每一控制栅极线均跨越多个存储单元串延伸，并通过一适当的绝缘电介质(例如多层式氧化物-氮化物-氧化物(ONO))在两侧上电容性耦合至浮动栅极。通过使用浮动栅极两侧上的侧壁区域，获得额外的耦合区域。为增大该耦合区域，可将浮动栅极制作得比通常情况厚(高)，然后将其间的控制栅极制作得至少与浮动栅极一样厚，以便利用该增加的耦合区域。一个优点在于，对该耦合区域的控制可在很大程度上与浮动栅极与衬底之间的耦合区域无关，从而甚至在将来缩小期间减小浮动栅极与衬底之间的耦合区域时也可得到所期望的高耦合比。
两条该等控制栅极线取代了传统的现有技术NAND阵列中的单一字线。举例而言，本应在传统阵列中跨越一行浮动栅极27、30、33、36及39的字线被两条控制栅极线81及82(WL0及WL1)取代。同样，一通常本应跨越一行浮动栅极28、31、34、37及40的字线被两条控制栅极线82及83(WL1及WL2)取代。控制线81-84在x-方向上跨越该阵列伸长，且在y方向上相隔介入浮动栅极的长度及其间介电层的厚度。尽管通常在x及y两个方向上均在光刻法所容许的情况下将存储器浮动栅极的尺寸制作得尽可能小，然而选择晶体管43-47及49-53的通道长度(y尺寸)通常略大于最小形体尺寸，以便确保其可有效地阻断所有导通，包括在其两端施加最大电压时的泄露。
可通过主要参照正交的剖视4(沿图3中y方向的线A-A穿过一个存储单元串剖视)、图5A(沿图3中x方向的线B-B沿一行跨越多个串延伸的存储单元剖视)及图5B(沿图3中x方向的线C-C沿一字线剖视)，解释一种形成图3所示阵列的方法及该阵列的其他形体。在掺杂衬底77(通常包括形成一或多个阱)后，在衬底77的表面79上生长一隧道氧化硅(SiO2)至约8nm的厚度。然后，通常通过低压化学气体沉积(LPCVD)在至少该阵列的区域上方形成一厚度自50至200nm的第一层经掺杂的多晶硅。此厚于现有技术NAND器件中通常的第一多晶硅层，其结果是后续形成的浮动栅极比先前厚。然后，在该多晶硅层的顶部形成一薄的二氧化硅垫层93，随后沉积一厚度通常介于100与300nm之间的氮化硅(Si3N4)层95。然后，在该氮化物层顶部形成一掩膜用于蚀刻暴露的氮化物、氧化物垫层、多晶硅及隧道氧化物，以留下堆叠的条带，这些堆叠的条带在y方向上跨越衬底延伸并在x方向上相隔可由掩膜形成工艺分辨的最小间距尺寸。这些条带的宽度较佳也制作成等于其间距。该蚀刻为各向异性并暴露出位于这些条带之间的衬底77的表面79。
下面的一系列步骤通过浅沟槽隔离(STI)提供所形成的浮动栅极列之间的电绝缘。然后，以各向异性方式蚀刻暴露的衬底表面，以形成沟槽97-100(图5A)，这些沟槽97-100在y方向上伸长并在x方向上定位于多晶硅/电介质堆叠条带之间。这些沟槽较佳蚀刻至一100-300nm的深度。暴露的硅表面可使用一轻的硼剂量来注入，以在需要时局部地提高场氧化物阈电压。然后，在整个阵列区域上方沉积一厚的氧化层，以完全填充这些沟槽及各多晶硅/电介质堆叠条带之间的空间。然后，通过化学机械研磨(CMP)移除这些堆叠条带上的过多氧化物，直至向下移除至用作一终止层的氮化物层95。然后，在氮化物条带95及厚氧化物(图5A中的区域97-100)的整个顶部上即存在一相对平坦的表面。如在此项技术中众所周知，可使用高温退火来消除硅隔离沟槽中的机械应力以及密化这些沟槽中的厚氧化物。亦可不使用浅沟槽隔离来形成该阵列，例如通过在硅表面上形成厚电介质隔离而非在硅表面中蚀刻沟槽来形成该阵列。
在下一步骤中，形成一掩膜，该掩膜具有在x方向上垂直于刚刚形成的多晶硅/电介质条带延伸的条带，这些条带之间的多晶硅/电介质条带通过一各向异性蚀刻被移除，直至向下移除至隧道介电层91。该掩膜的条带的宽度与其间的间距之和被制作得尽可能与工艺的节距一样小。实际的掩膜可为位于另一氮化物或氧化物沉积层上的光阻剂，该另一氮化物或氧化物沉积层受到遮罩及蚀刻以在x方向上形成遮罩条带，随后蚀刻由此暴露出的下伏的第一多晶硅层及所暴露出的场氧化物区的一部分。此会将第一多晶硅层的其余条带分隔成单独的浮动栅极。该蚀刻工艺首先移除约100-200nm的暴露的场氧化物，然后改变化学组成来选择性地移除整个暴露的第一多晶硅层，同时终止于下伏的隧道氧化物上。除形成浮动栅极外，第一多晶硅层亦可用于形成如图所示的选择晶体管栅极45及51。
在该蚀刻之后，并靠第一多晶硅条带形成其长度沿x方向的沟槽。在有源区上方，这些沟槽将延伸浮动栅极的整个高度加上遮罩层93及95的厚度，而在场区域上方，其将延伸在上文所述第一多晶硅分隔步骤期间所形成的100-200nm。正是在这些沟槽中形成控制栅极线81-84、选择栅极线80及85、及源极和位线接点。但在形成这些控制栅极线之前，在图3所示平面图中带有浅点的区域上所标注的区域的沟槽中注入离子。图4所示剖视图显示此等存储器晶体管及选择栅极注入源极和漏极区67、72、105、106、62和57。通常可使用一处于5E13-1E15范围内的剂量来注入N+离子。然后，在该结构的暴露表面上，包括贴合至新形成的沟槽的侧壁及底面，形成一介电层103。层103较佳为ONO，但亦可为一具有更高介电常数的材料。
然后，在阵列区域上沉积一第二层经掺杂的多晶硅，包括完全填充这些沟槽并接触介电层103。然后，通过CMP自该结构的顶部向下移除该多晶硅，直至用作一终止层的氮化物层95(或者直至ONO层103的与层95直接接触的部分)，随后对多晶硅实施一受控蚀刻，以蚀刻入沟槽内一小的距离。同样，也使用一遮罩步骤自周边及阵列中那些期望接触源极及漏极区的区域中移除该多晶硅。结果得到控制栅极线81-84、SSL线80、及DSL线85。这些线被制作成至少与其通过介电层103电容性耦合至的浮动栅极一样高地延伸。
由于这些窄的控制栅极线通常是自一端驱动并在存储器阵列的一很大的部分上方延伸，因而其串联电阻很重要。因此，为解决该问题，可使用众多种材料来取代或补充经掺杂的多晶硅。控制栅极线的顶部可进行硅化，且在本申请案中可使用一比通常更厚的层，这是因为其是由CMP而非化学蚀刻来界定。另一选择为，可使用另一种导电材料(例如钨或钼)取代经掺杂的第二多晶硅。在又一实施例中，控制栅极可形成为多晶硅上覆盖低电阻率金属互连线这一混合形式。举例而言，此可通过如下方式来实现将第二多晶硅控制栅极线81-84的顶部暴露表面部分地向下蚀刻，然后将其涂覆以一薄的障壁金属溅射层，随后再沉积一金属层，例如钨或钼。然后，使用氮化物遮罩层作为蚀刻终止层采用CMP来回蚀该复合层。由此得到的互连结构会提供沿x方向伸展的窄低电阻率金属字线条带，这些条带与沟槽中下伏的第二多晶硅电接触，并通过覆于浮动栅极顶部上的遮罩介电层95与邻近的相同字线相隔离。图5B显示在该工艺阶段中沿图3所示剖面C-C剖切的剖视图。
接下来，形成所有外围电路及晶体管，将NAND串阵列覆盖以一介电绝缘层(未图示)，随后是一或多个标准通孔/金属化(铝或铜互连线)层，以为所有位线、源极线、字线及访问晶体管提供电接入。这些金属化层可用作局部或全局互连线来降低可能会变得非常窄因而在整个大的存储器阵列中具有极高的电阻性的长字线的电阻率。
存在数种互连选择栅极及构建源极与漏极接触的方法。一个此种方法显示于图3-5中，其中SSL 80及DSL 85是自P2(与字线材料相同)制成。选择栅极晶体管使用P1作为其栅极材料，应直接接触该栅极材料而不应使其浮动。一种实现此的途径是水平的P2线与每一P1栅极之间直接接触。在沉积一第二P2厚度后，使用一掩膜来选择性地移除仅SSL选择栅极的最靠近共用源极线接点的一侧上及DSL选择栅极的最靠近位线接点的一侧上的ONO层103。然后，沉积一第二P2层，其沉积方式使在上述CMP研磨及回蚀后P2的组合厚度如图4所示。该第二P2沉积与第一P2沉积及P1栅极材料二者皆进行电阻性接触并使P2 SSL及DSL线能够直接接触相应选择晶体管的P1栅极。可使用一水平金属线(图3中的M0 79)实现与许多NAND串所共用的源极选择晶体管的源极区的接触，且通过一竖直金属线(未图示)实现与漏极选择晶体管的接触，其中每一列NAND串对应于一条金属线。这些连接线通常同时制成为外围区域中的互连线。一种接触选择栅极的替代方法(未图示)是同样通常在形成外围电路及互连线期间，使用一掩膜在每一栅极的顶部开出接触区域并使用一位于选择晶体管栅极正上方的水平多晶硅线或金属线互连这些区域。
由于控制栅极并靠浮动栅极而形成，因而图3-5所示结构具有一比通常的NAND阵列更平坦的构形。该结构的一主要优点是浮动栅极与控制栅极之间的耦合区域增大，此可提高电容性耦合比，这又会容许在存储单元阵列作业期间使用更低的控制栅极电压。此外，将控制栅极线定位于串中各浮动栅极之间会使这些浮动栅极相互屏蔽，由此明显地降低甚至消除列方向上相邻浮动栅极之间不期望出现的耦合。同样，如图4所最佳显示，控制栅极线81-84可通过介电层91及103以电容性方式耦合衬底77中的离子注入源极区及漏极区，并由此用于提高(升高)这些区域中衬底表面79的电压。如果使用控制栅极线来控制该结构所容许的经过控制栅极线下方注入区域的导通水平，则可使离子注入水平低于通常情况。
此外，且可能最为重要的是，即使浮动栅极氧化层的厚度未减小，亦可利用将来工艺节距的减小来减小浮动栅极及其他元件的尺寸及其间的间距。如果浮动栅极氧化层的厚度未减小，则浮动栅极上的电压无法降低。然而，如果可增大浮动栅极与控制栅极之间的耦合比或耦合区域，则可降低控制栅极电压，此与工艺缩小的要求相一致。使用耦合至各单独浮动栅极的对置侧壁的双重控制栅极与增大浮动栅极的厚度一起，即会提供此种增大的耦合区域。
第二NAND阵列实施例图3-5所示存储单元阵列的一修改形式显示于图6-10中，图6-10为在实施各顺序性处理步骤之后在y方向上沿一NAND串的剖视图。第一及第二实施例处于其可比的形成阶段的图4及10显示，图10中NAND串的相同长度中所包含的存储单元浮动栅极的数量远高于图4，几乎为两倍之多。这些结构在x方向上表现为相同。该第二实施例的结构具有与上文针对第一实施例所述的相同的特征及优点，另外加上在y方向上的存储单元尺寸明显更小。此是通过底切与使用间隔层形成小于所用工艺中最小光刻可分辨元件尺寸的元件的新颖组合来实现。
图6显示根据第二实施例，在实施一第一系列处理步骤以形成由STI场氧化物隔离的竖直的多晶硅P1条带(此后变为浮动栅极)后，图3所示阵列沿x方向的剖视图B-B。在形成图6所示中间结构时的初始步骤与上文针对图5A所示处于一可比工艺阶段的第一实施例所述的相同。一衬底111被适当掺杂成含有一或多个阱，并在衬底的一表面113上生长一隧道氧化物层115。然后，在该氧化物上沉积一层经掺杂的多晶硅，在其顶部形成一氧化物垫层，并在此之上形成一氮化物层，然后将多晶硅/电介质层蚀刻成沿y方向延伸的条带。然后，在各多晶硅条带之间形成STI沟槽并将其填充以氧化物。然后，通过CMP向下移除过多的氧化物，直至用作一终止层的氮化物层。与第一实施例的一个差别在于，已例如使用湿蚀刻自氧化物垫层119移除了对应于图5A中95的氮化物层。
接下来，如图7所示，在氧化物垫层119上沉积一相对厚(50-200nm)的介电层121，例如密化的二氧化硅。然后，在该介电层上形成一具有条带的光阻剂掩膜123，这些条带在x方向上延伸并在y方向上具有取决于最小光刻可分辨元件尺寸的宽度及间距。然后，通过该掩膜蚀刻介电层121及119。可通过底切或侧向过蚀刻使所得到的条带的宽度小于掩膜条带的宽度。由此得到的在x方向上跨越多晶硅条带及其间的隔离氧化物延伸的相对厚的电介质条带121窄于其形成时所通过的掩膜条带123。作为该蚀刻步骤的结果，氧化物垫层119也被移除。为不会移除多晶硅条带之间过量的隔离氧化物(图6中的区域97-100)，对该蚀刻步骤加以控制。
接下来的一系列步骤显示于图8中。在移除掩膜123后，在多晶硅条带的表面上重新形成一薄(约5nm厚)的氧化物垫层125。随后通常使用一LPCVD工艺在该阵列上沉积氮化硅，然后以各向异性方式蚀刻该氮化物以便沿氧化物条带121两侧上的壁留下间隔层127。所沉积的氮化物的厚度主要决定间隔层的长度L，而间隔层的长度L又(如下文所述)决定浮动栅极的长度，浮动栅极的长度明显小于用于形成该结构的工艺的最小宽度。较佳地选取经底切的氧化物条带的宽度W及间隔层的长度L(图8)，以使各间隔层127沿多晶硅条带117长度的间距大体相等，因为(如下文所述)此会决定所得到的浮动栅极在y方向上的间距。还将注意，条带121与间隔层127的材料可互换条带121为氮化物而间隔层127为氧化物，因为所用材料的重要之处是能够通过蚀刻来移除条带121同时使间隔层127不受损伤。
该移除步骤及其他步骤显示于图8及9中。首先，用氧化物填充各氮化物间隔层127之间的间隙(图8)，以便在蚀刻掉氧化物条带121时不会导致过蚀刻暴露于各NAND串之间的场隔离氧化物。然后，通过CMP向下移除任何过量的氧化物，直至用作CMP终止层的氮化物间隔层127。然后，以各向异性方式一同回蚀各间隔层127与各氧化物条带121之间的该氧化物，直至多晶硅层117的顶表面，多晶硅层117的顶表面可用作终点侦测来终止该氧化物蚀刻。另一选择为，为保护各存储单元串之间的暴露的隔离氧化物，可使用一在移除氧化物条带121时不会受到蚀刻的材料来遮罩该隔离氧化物，然后在移除氧化物条带121之后移除该遮罩材料。
下一步骤是使用剩余的氮化物间隔层127作为一掩膜将多晶硅条带(例如条带117)分隔成孤立的浮动栅极岛。以各向异性方式蚀刻多晶硅即会留下浮动栅极131-138。然后，使用浮动栅极及所覆盖的氮化物间隔层作为掩膜进行源极及漏极离子注入。N+离子注入剂量可在自5E13至1E15范围内。结果得到浮动栅极之间的注入区域141-147。应注意，尽管浮动栅极结构131-138可能较高并极薄，然而凭借隔离氧化物的邻接壁的支撑，其在机械上仍会稳定。
参见图10，下一步骤是形成一贴合至存储阵列外表面的介电层151，其存在于图9所示阶段中。介电层151较佳由ONO制成至介于100与200nm之间的厚度。接下来，通过LPCVD在该阵列上沉积一第二层经掺杂的多晶硅，以完全填充与介电层151相接触的浮动栅极之间的间隙。然后，通过向回CMP来移除过量的多晶硅材料直至ONO层151中的氮化物层材料，或者若未使用ONO，则直至保留作为该结构一部分的氮化物间隔层127的顶部。为移除任何可能存留于氮化物间隔层127间的纵梁，需要实施一额外的多晶硅蚀刻步骤。结果会得到独立的控制栅极线153-159。为提高其导电率，可使用在第一实施例中所述的任何变化形式来形成及处理控制栅极线153-159。然后，给该结构的暴露表面覆盖一钝化介电层，随后形成金属导线及通孔，以将这些线与存储单元串端部处的源极区及漏极区相连并沿控制栅极线的长度与控制栅极线相连。
由图10可见，第二实施例的结构具有上文针对第一实施例所述的所有优点，另外加上沿NAND串的浮动栅极密度更高。该额外优点的原因是使浮动栅极的长度L及其间的间距W小于最小可界定的光刻形体尺寸。
其他特点参见图11，该图显示一根据第一及第二实施例之一的阵列的作业中的额外优点。典型的NAND串随着其进一步按比例缩小，开始更严重地受害于浮动栅极侧边缘处氧化物中的边缘电子陷获，如161及163所示。在长期的循环作业(编程及擦除)之后，某些隧穿的电子保持陷获在紧紧邻接沟道区域上方隧道氧化物的更厚氧化物部分中。该陷获电荷会影响存储单元晶体管的导通状态；所陷获的电子越多，在读取其间的阈电压即越高。然而，如果在编程之后在一相对高的温度(例如125℃)下存储器件，则该氧化物陷获电荷可能会排回至衬底内。此称作“弛豫”，其可导致阈电压比刚刚编程后的阈电压低0.3v-0.7v。此种弛豫可能是一大问题，尤其当以每一浮动栅极多于两个存储状态(“多状态”或“MLC”)作业进行工作时。其可导致所有已在先前受到重度编程的单元中的数据丢失。
在上文所述两个实施例中的任一实施例中，可通过控制栅极线(CG1及CG2)紧邻浮动栅极(FG)边缘处隧道电介质的边缘而存在及在编程期间施加至这些控制栅极的高电压来部分或完全消除此种弛豫效应。此会使电子在沟道区以外陷获于氧化物绝缘体内深得多的陷获位置处，因而在高温存储后远不易出现弛豫。
图12以一沿NAND存储单元串剖切的剖视图形式显示一可对上述两个实施例中任一实施例作出的修改形式。可将工艺流程修改成在NAND串联串中相邻浮动栅极晶体管之间的有源硅中引入浅空腔或沟槽。图12中显示两个此种沟槽165及167。这些沟槽是通过蚀刻入衬底内一20nm至50nm的深度而形成，其在已形成浮动栅极且已移除其间暴露的隧道电介质之后实施。在沉积会形成控制栅极线的第二多晶硅层之前，使用磷或砷对这些浅沟槽中的硅实施注入，通常以低能量注入至一5E13至1E15的剂量，以形成源极区169及漏极区171。
另一选择为，可使对衬底的存储单元沟道区的p-型掺杂(其通常在一初始处理阶段中进行)足够低，以使这些沟槽中的硅表面在覆盖的控制栅极保持至一微正电压(VCG＞0.5V)时反相。在其中在NAND串中相邻晶体管之间的源极及漏极区中存在场感应反相的该替代实施例中，将控制电压设定为一充分正的电压，以沿沟槽表面感应一反相层并因此允许沿NAND串的相邻浮动栅极晶体管之间的导电性。在该替代实施例中，沿NAND串对硅源极及漏极区的N+注入或者以一极低的剂量进行(可能介于1E13与5E15之间)，或者一同省略。使用一场感应反相层来实现在浮动栅极晶体管以外穿过整个串联NAND串的电子导通可进一步提高编程及擦除循环寿命，因为甚至一低的N+注入剂量(其为当前所必需但在此处被取消)也可对浮动栅极边缘处的隧道电介质造成损坏，因此可较佳地将其取消。在这两种情况下，无论沟槽中的硅是否被注入N+，控制栅极线与衬底之间的升压电容均会依靠该极浅的沟槽而明显升高，即使各相邻浮动栅极之间的侧向间距W极小时也是如此。
NAND阵列运行实施例上述两个实施例的新NAND单元结构的基本要素是为每一浮动栅极形成两个而非一个控制栅极，而非按传统方式将控制栅极叠置于浮动栅极上。图13中对此进行了示意性表示，以显示各栅极之间的耦合。在一浮动栅极FG的对置侧壁与位于该浮动栅极对置侧上的相应邻近控制栅极CG1和CG2之间存在电容性耦合CCF1和CCF2。该耦合是通过定位于这些栅极之间的ONO或其他多晶硅间电介质(未图示)来实现。同样，浮动栅极FG与衬底之间的电容性耦合CFS是通过隧道电介质(未图示)来实现。这些控制栅极均不必如在传统结构中所常见的一般自浮动栅极的顶部表面耦合至浮动栅极。因此，每一晶体管的这两个控制栅极与浮动栅极之间的大部分耦合是沿其所共享的竖直壁。
由于浮动栅极与一对置的控制栅极的实体高度提高，因而该新的构造形式的浮动栅极晶体管的电容性耦合比可大大提高。参见图13，该耦合比约为r=CCF1+CCF2CCF1+CCF2+CFS---(1)]]>通常，电容器CFS的隧道电介质包含一厚度介于7至9纳米之间的SiO2膜，而电容器CCF1及CCF2的电介质通常为一夹合的ONO电介质，其具有一介于14至18纳米之间的氧化物等效电厚度。因此，如果沿浮动栅极的两个竖直壁中每一竖直壁的电容性耦合区域为沟道耦合区域的两倍，则耦合比约等于0.66，其对于正确进行器件作业而言已完全足够。如果期望具有一更高的值，以便可进一步降低最大编程及擦除电压，则可通过使所形成的所有浮动栅极具有一更大的厚度来轻松实现。此会增大与相邻控制栅极的耦合区域，而不会增大浮动栅极与衬底的耦合区域。该种新结构可提供一种途径来按比例缩小最小浮动栅极晶体管形体尺寸，而不会降低耦合比γ且无需在高度按比例缩放的NAND器件中保持极高编程及擦除电压。
由于双重控制栅极与衬底在实体上紧密接近，因而相对于控制栅极位于浮动栅极顶部上的标准NAND而言，相应控制栅极CG1和CG2中每一控制栅极与下伏的源极及漏极N+扩散区之间的电容性耦合CCS1及CCS2明显增强。实际上，这些双重控制栅极还具有增压板的功能，而其他人已建议除浮动栅极及控制栅极外也要包含增压板。本文所述NAND结构的控制栅极在编程禁止模式期间对沟道升压具有相同的有利效应，但其无需使用一会带来伴随问题的单独增压板即可具有相同的有利效应。
上述双重栅极NAND实施例进行擦除、编程、编程禁止及读取的基本作业原理与标准NAND结构非常相似，只是需要将特定控制栅极(字)线电压施加至跨骑所选NAND晶体管行的两个控制栅极(每一侧一个)。此外，由于每一所选控制栅极还电容性耦合至NAND晶体管浮动栅极另一侧上的浮动栅极，因而须使用与相邻字线上适当电压的电容性耦合来防止编程扰动状态或读取禁止状态。
图15中的表给出一组在上述NAND实施例中执行这些作业的实例性电压。作为一实例，考虑正在访问一行浮动栅极28、31、34、37及40(图2及14)以进行编程。一单一浮动栅极与两个控制栅极电容性耦合会得到一等效的电容器除法电路。出于例解目的，假定每一浮动栅极与控制栅极82、控制栅极83及衬底的三个电容(图13中的CCF1、CCF2及CFS)中的每一电容均相等。如果对每一控制栅极线82及83施加20伏特(VCG1及VCG2)，并对衬底施加0伏特，则该行中每一浮动栅极的电压将为这三个电压之和(40伏特)除以3，或13.3伏特。因此，在将浮动栅极与衬底沟道区隔离的隧道介电层两端存在一13.3伏特的电压降。此会形成一极高的电场，从而使电子自衬底通过栅极电介质隧穿至浮动栅极上(富勒-诺德汉(Fowler-Nordheim)隧穿)。应注意，在本论述中，我们并未包含来自前一擦除或编程作业中任一浮动栅极上的净负电荷或正电荷的电压分布。
通常以脉冲序列形式施加编程电压，典型的脉冲持续时间为数微秒。在正对该行浮动栅极28、31、34、37及40进行编程的同时，不应使该行两侧的未选定的浮动栅极行受到影响。浮动栅极27、30、33、36及39处于这些相邻行之一中，浮动栅极29、32、35、38及41则处于另一相邻行中(图3及14)。然而，这些浮动栅极中每一浮动栅极的一侧均电容性耦合至控制栅极82及83之一，在本实例中，控制栅极82及83处于20伏特。但是，这些浮动栅极中每一浮动栅极的对置侧同时与控制栅极81或84之一电容性耦合。如果这些控制栅极上的电压设定为2伏特且衬底为0伏特，则这些未选定的行中的浮动栅极电压将约为7.3伏特。在编程脉冲期间，浮动栅极氧化层两端的该电压将不足以使电子自衬底沟道隧穿氧化层。
自图15所示表将注意到，施加至并非沿所选控制栅极行的控制栅极的电压被设定为不同的电压，此视该行是位于正编程或读取的行下方还是上方而定。此假定为一种如下类型的NAND其中自该阵列的连接至VS的一侧开始顺序性地依次对各行进行编程。因此，在图3及14所示实例中，已知位于所选行下方的前面的浮动栅极行已经过编程。同样地，在编程作业中，也已知位于所选行上方的后面的行处于已擦除状态。为正确进行编程，要求在正在编程的浮动栅极晶体管的沟道处施加位线电压(0V)。此又要求在该编程期间，位于正编程单元与该位线之间的NAND链中的所有串联晶体管导通。此要求对应的控制栅极电压高于0V，通常为1V至2V。此外，尽管本论述是参照图3及14所示阵列-其更具体地与上述第一实施例相关联，然而也可以相同方式操作第二实施例。
为正确地进行读取检测，NAND中的所有未选晶体管均应正在导通，即处于其“通”状态，以容许正确地询问每一串中处于所选行中的一个所选存储单元晶体管。假定要求浮动栅极上最低为3.3伏特来确保一编程至最高阈值状态的存储器晶体管导通，且假定浮动栅极对衬底之间的电容及浮动栅极对相邻控制栅极之间的电容均相等，则这两个相邻控制栅极电压之和应最小为10伏特。为简明起见，图16显示一个NAND串由8个晶体管(T0-T7)及9条字线(WL0-WL8)组成，但假定如上文根据图3及14所述，实际的阵列由多个平行的NAND串组成，其中每一NAND串具有16、32或更多个晶体管。假定选择多状态晶体管T4进行读取且假定所期望的读取机理是逐次升高浮动栅极电压直至观测到位线导通，则浮动栅极上的电压应在几乎与该单元中的状态一样多的步进中自一低值顺序性地升高至一高值(3.3伏特)。举例而言，如果该单元中存储四种状态，则至少需要三个电压步进来区分这四种状态。
存在许多种可满足该条件的途径。一种可能的方法是在紧邻所选晶体管(T4)的两条字线(WL4及WL5)上设置VR0伏特，而在位于所选单元上方及下方的下一相邻字线(WL3及WL6)上设置10-VR0伏特，并自所选晶体管上方及下方向外对所有其余字线继续该交错的VR0伏特及10-VR0伏特图案，直至对所有字线均已施加电压。VR0被选取作为控制栅极电压，其在施加至两个相邻控制栅极上时将区分最低阈值状态(擦除)与最低编程电荷存储状态(“1”)。典型值将介于0至1伏特之间。然后，检测位线电流以确定是否存在或不存在导通。这些电压状态使所有未选晶体管的相邻控制栅极之和具有一10伏特的电压，从而使浮动栅极电压为3.3伏特，该浮动栅极电压高于最高的可能浮动栅极状态，将会保证所有未选晶体管导通。为读取所选单元的下一状态，将所有处于VR0伏特的字线设定为一新的电压VR1，并将所有处于10-VR0伏特的字线设定为一新的电压10-VR1，然后检测是否不存在或存在位线电流。以一种类似于VR0的方式，选取VR1来区别最低编程状态(“1”)与下一最高编程状态(“2”)。继续该过程，直至所有可能的编程状态均受到检测。该方法会在每一浮动栅极上维持一恒定的最小所需电压，且趋于使读取扰动状态至所有浮动栅极的电荷状态的可能性最小化。
一种读取所选浮动栅极状态的替代方法是在紧邻所选晶体管(T4)的两条字线(WL4及WL5)上设置VR0伏特，而在所选单元上方及下方的下一相邻字线(WL3及WL6)上设置10-VR0伏特，并在所有其余字线上设置5伏特。随着所选字线上电压的升高，这两条相邻字线上的电压可降低相同的量。该方法的优点是正在切换四个控制栅极中的一最大者，但缺点是与所选晶体管相邻的晶体管因保持处于5伏特而非前述方法中的3.3伏特而持续受到高于所需的应力。
以与现有技术NAND块相同的方式实施按块擦除。一块中的所有控制栅极均处于0V(已擦除块)或浮动(未擦除块)，同时整个阵列的局部衬底(p-阱及下伏的n-阱)均升高至～20V。
应了解，图15的表中所示电压仅以实例方式提供，其他电压也可同等有效甚至更佳。举例而言，给施加至双重控制栅极以寻址某一浮动栅极的电压排序可能较佳，以避免尖峰及过高的电压。此外，以下情况可能较佳将所寻址的NAND串中任一控制栅极上的特定电压设定为某一电压电平，然后在后续读取、写入或擦除作业期间使其在该电压电平处浮动，依靠存在于每一控制栅极字线与其相邻结构之间的电容性耦合来动态地维持所述控制栅极上的浮动电压。可采用该概念来使用全局字线访问及选择性地设定多于一条局部控制栅极(字)线上的电压。此外，随着将来与每一浮动栅极相邻的各介电层按比例缩小，所有电压均应对应地按比例缩小，以免出现过高的电场及其伴随的短路及破坏性绝缘击穿的可能性。
结论尽管上文是根据本发明的实例性实施例来说明本发明的各个方面，然而应了解，本发明有权在随附权利要求书的整个范畴内受到保护。
权利要求
1.一种在一包括一定位于源极区与漏极区之间的一衬底表面上的电荷存储元件阵列的非易失性存储器中改变或确定所述存储元件中所指定的存储元件的电荷状态的方法，其包括对至少一第一及一第二控制栅极施加第一电压电平，所述第一及第二控制栅极均与所述所指定的存储元件电容性耦合，以便联合使所述所指定的存储元件的所述电荷状态得到改变或确定，同时对至少一第三控制栅极施加一第二电压电平，所述至少一第三控制栅极与一第一组同时与所述第一或第二控制栅极中的一个控制栅极耦合的未指定的存储元件电容性耦合，以便联合使所述第一组未指定的存储元件的电荷状态既不会改变也不会得到确定，及同时对额外的控制栅极施加第三电压电平，其他未指定的存储元件与所述额外的控制栅极中的至少两个控制栅极电容性耦合，以便联合使所述其他未指定的存储元件的电荷状态既不会改变也不会得到确定。
2.如权利要求1所述的方法，其中所述对至少所述第一及第二控制栅极施加的第一电压电平大体相同，且所述第二及第三电压电平明显不同于所述第一电压电平。
3.如权利要求1所述的方法，其中施加所述第一电压电平包括使所述第一电压电平递增经过一系列值。
4.如权利要求1所述的方法，其中施加所述第一电压电平包括施加所述第一电压电平的脉冲。
5.一种在一包括一跨越一衬底表面定位的电荷存储元件阵列的非易失性存储器中将电压耦合至所述存储元件中所指定的存储元件以便同时编程或读取代表其所存储的数据的电荷存储状态的方法，其包括对复数个具有跨越所述阵列在电荷存储元件之间延伸的长度的控制栅极施加不同的电压，所述电荷存储元件在其任一侧上与所述复数个控制栅极中的一对控制栅极电容性耦合，包括在所述复数个控制栅极中那些邻近所述所指定的存储元件的控制栅极上设置第一电压电平及在所述复数个控制栅极中那些不邻近所述所指定的存储元件的控制栅极上设置第二电压电平，其中所述第一及第二电压明显不同。
6.如权利要求5所述的方法，其中在所述复数个控制栅极中那些邻近所述所指定的存储元件的控制栅极上设置的所述第一电压电平大体相同。
7.如权利要求5所述的方法，其中设置所述第一电压电平包括使所述第一电压电平递增经过一系列值，以便读取所述所指定的存储元件的所述电荷存储状态。
8.如权利要求5所述的方法，其中设置所述第一电压电平包括使用所述第一电压电平对所述所指定的存储元件的任一侧上的所述控制栅极施以脉冲，以便将所述所指定的存储元件编程至所需存储状态。
9.一种用于编程及读取数据的非易失性存储器，其包括一跨越一半导体衬底定位的电荷存储元件阵列，复数条控制栅极线，其以一使得各单独电荷存储元件的对置侧壁与所述控制栅极线中的至少两条控制栅极线电容性耦合的方式跨越所述阵列延伸，及一解码器及连接至所述控制栅极线的电压源，其用于在将数据编程至与所述控制栅极线电容性耦合的所述电荷存储元件及自与所述控制栅极线电容性耦合的所述电荷存储元件读取数据期间将受控电压耦合至与所述控制栅极线电容性耦合的所述电荷存储元件。
10.如权利要求9所述的存储器，其中所述控制栅极线另外在电荷存储元件之间的区域中与所述衬底电容性耦合。
11.如权利要求10所述的存储器，其另外包括在所述控制线的路径中在所述电荷存储元件之间形成于所述衬底中的沟槽，所述控制栅极线延伸至所述沟槽内，其中在所述控制线与所述衬底之间具有一介电层。
12.如权利要求9所述的存储器，其中所述存储单元定向成复数个串联连接的存储单元串，且其中所述控制栅极跨越多个存储单元串在所述电荷存储元件之间延伸。
13.如权利要求12所述的存储器，其另外在所述复数个存储单元串之间的所述衬底中包括电介质填充的隔离沟槽。
14.如权利要求12所述的存储器，其中所述控制栅极包括作为所述控制栅极的一高度的一底部部分的经掺杂多晶硅与一与其相接触的作为所述控制栅极的所述高度的一顶部部分的金属或硅化物材料的一个组合。
15.一种非易失性存储单元阵列，其包括复数个在一第一方向上跨越一半导体衬底延伸的串联连接的存储单元串，所述存储单元包括多个电荷存储元件，所述阵列包括在一第二方向上跨越所述存储单元串延伸的控制线，并包括邻近其电荷存储元件的控制栅极，所述第一及第二方向相互正交，其中所述控制栅极以一使得在所述控制栅极的相对侧上与所述存储单元串的相邻存储元件的侧壁电容性耦合的方式定位于所述存储串的所述相邻存储元件之间。
16.如权利要求15所述的存储单元阵列，其中所述控制线另外与所述存储元件之间的所述衬底的区域电容性耦合。
17.如权利要求16所述的存储单元阵列，其中所述控制线延伸至形成于所述衬底区域中的沟槽内，在所述控制线与所述衬底区域之间具有一介电层。
18.如权利要求11、16或17中任一权利要求所述的存储单元阵列，其中所述控制线与所述衬底区域的所述电容性耦合的特征在于响应设置于所述控制线上的电压而增强所述衬底区域的电导率。
19.如权利要求15所述的存储单元阵列，其中所述电荷存储元件包括导电性浮动栅极，所述导电性浮动栅极各自具有在所述衬底上方延伸一大于其宽度的距离的高度，且其中所述控制线在所述衬底上方延伸至少与所述控制栅极所电容性耦合的所述浮动栅极的所述高度一样远。
20.如权利要求19所述的存储单元阵列，其中所述控制线的一底部部分包含一经掺杂的多晶硅材料，且所述控制线的一顶部部分包含一与所述经掺杂的多晶硅材料相接触的金属或硅化物材料。
21.如权利要求14或20中任一权利要求所述的存储单元阵列，其中所述控制线中的每一控制线均定位于所述浮动栅极中相邻浮动栅极之间的间距内，以便相互电绝缘。
22.一种非易失性存储系统，其包括一存储单元阵列，该存储单元阵列包括复数个串联连接的存储单元串，其在一第一方向上跨越一半导体衬底延伸，并在一第二方向上相间隔，所述第一与第二方向垂直，所述存储单元各自包含一电荷存储元件，及控制栅极线，其在一第二方向上跨越多个存储单元串延伸，并在所述第一方向上定位于相邻电荷存储元件之间，其中各单独电荷存储元件的对置侧壁在其相对侧上与两个所述控制栅极电容性耦合，及一连接至所述控制栅极线的电压源电路，其同时用于(a)向至少一第一行跨越所述复数个串的存储元件的相对侧上的一对控制栅极线提供第一电压，以便将至少所述第一行存储元件的电压电平升高至足以改变或确定其电荷状态的电平；及(b)向在所述第一方向上在其相对侧上邻近所述控制栅极线对的两条控制栅极线中的每一控制栅极线提供一不同于所述第一电压的第二电压，以便使所述至少第一行存储元件的相对侧上第二及第三行中的电荷存储元件的电压电平保持在不足以改变或确定其状态的电平。
23.如权利要求22所述的存储系统，其中所述电荷状态数量超过两种，由此能够将多于一位数据存储在每一存储单元中。
24.如权利要求22所述的存储系统，其中所述存储单元阵列为一NAND阵列。
25.一种在一半导体衬底上制作一存储单元阵列的方法，其包括跨越所述衬底的一表面区域形成一由多行及多列浮动栅极构成的矩形阵列，其间具有一第一介电层，跨越所述衬底在其各列之间提供所述浮动栅极的隔离，及以这样一种方式在所述浮动栅极行之间形成垂直于所述列跨越所述衬底区域延伸的控制栅极，所述方式使得所述浮动栅极的对置侧壁通过一第二介电层在其相对侧上与所述控制栅极的壁电容性耦合，且所述控制栅极的底表面通过一第三介电层在所述阱上方与所述衬底的所述表面电容性耦合。
26.如权利要求25所述的方法，其中形成所述浮动栅极包括跨越所述衬底的所述表面区域在所述第一介电层上沉积一层导电性浮动栅极材料层，在所述浮动栅极材料层上沉积一第一类型的介电材料，移除所述第一类型的介电材料的若干部分，以留下沿所述列的一方向伸长且在所述行的一方向上具有根据一最小可分辨元件尺寸的宽度及其间间距的条带，以一使得在所述间隔层之间在所述列的所述方向上留下小于所述最小可分辨元件尺寸的间距的方式，沿所述第一类型的介电材料的所述条带的侧壁形成一第二类型的电介质的间隔层，及移除所述第一类型的介电材料及所述浮动栅极材料层在所述间隔层之间的部分，由此界定所述浮动栅极，所述浮动栅极在所述列的所述方向上具有小于所述最小可分辨元件尺寸的长度及其间间距。
27.如权利要求26所述的方法，其中移除所述第一类型的介电材料的若干部分包括在其上形成一掩膜，其中条带宽度及其间的间距是根据所述最小可分辨元件尺寸，且此后通过所述掩膜以一使得部分地移除所述掩膜条带下的所述第一类型的介电材料的方式各向同性地侧向蚀刻所述第一类型的介电材料，由此形成具有小于所述最小可分辨元件尺寸的宽度的所述第一类型的介电材料的所述条带。
28.如权利要求25或26中任一权利要求所述的方法，其另外包括在形成控制栅极之前，在所述列的所述方向上在所述浮动栅极之间的所述衬底表面中形成沟槽，且其中形成所述控制栅极包括使所述控制栅极形成为延伸入所述沟槽内且其间具有电绝缘。
29.如权利要求25或26中任一权利要求所述的方法，其中形成所述控制栅极包括自经掺杂的多晶硅材料形成所述控制栅极的一底部部分，此后自一与所述经掺杂的多晶硅材料相接触的金属或硅化物材料形成所述控制栅极的一顶部部分。
30.如权利要求29所述的方法，其中形成所述控制栅极的所述顶部部分包括在所述阵列上形成连续的一层所述金属或硅化物，此后执行一化学机械研磨操作来移除一定量的所述连续层材料，从而使所述控制栅极的所述顶部部分位于所述沟槽内并相互隔离。
31.一种在一半导体衬底上形成一非易失性存储单元阵列的方法，其包括跨越所述衬底形成一导电材料层，其间具有一第一介电层，并在其上形成一第一类型的一第二介电层，以宽度沿一第一方向且长度沿一第二方向跨越所述衬底延伸的条带形式移除至少所述导电材料及第二介电层的若干部分，所述第一及第二方向相互垂直，通过在所述第二方向上具有根据一最小可分辨元件尺寸的尺寸的遮罩元件移除所述第二介电层的若干部分，以便在所述遮罩元件之间在所述第二介电层中形成凹槽，包括移除所述遮罩元件下方所述第二介电层的部分，以便减小所述第二介电层的剩余岛在所述第二方向上其对置侧壁之间的尺寸，沿所述第二介电层的所述岛的所述侧壁形成一第二类型的电介质的间隔层，其中在所述第二方向上在所述间隔层之间具有一第一组间隙，自所述间隔层之间移除所述第二介电层的所述剩余部分，由此在所述第二方向上在所述间隔层之间形成一第二组间隙，及此后，移除所述导电材料层中暴露于所述间隔层之间的所述第一及第二组间隙中的部分，由此留下处于所述间隔层下的浮动栅极，其间在所述第二方向上具有间距。
32.如权利要求31所述的方法，其另外包括此后，以一使得所述浮动栅极的侧壁与其两侧上的所述控制栅极线的侧壁通过其间的一绝缘材料电容性耦合的方式，在所述浮动栅极之间的所述间距中形成具有在所述第一方向上跨越所述阵列延伸的长度且在所述第二方向上相间隔的控制栅极线。
33.如权利要求32所述的方法，其另外包括在所述浮动栅极之间在所述衬底中形成[空腔]浅沟槽，且其中形成所述控制栅极线包括形成延伸入所述衬底的[所述空腔]所述沟槽内的所述控制栅极线，其中在其间具有绝缘材料。
34.如权利要求32或33中任一权利要求所述的方法，其中形成所述控制栅极线包括将所述控制栅极线的底部部分形成为与所述浮动栅极之间的所述衬底的区域通过其间的绝缘材料电容性耦合。
35.如权利要求32或33中任一权利要求所述的方法，其中形成所述控制栅极线包括首先使用经掺杂的多晶硅材料形成所述控制栅极线的一底部部分，并在此后使用一与所述经掺杂的多晶硅材料相接触的金属或硅化物材料形成所述控制栅极线的一顶部部分。
36.如权利要求35所述的方法，其中形成所述控制栅极的所述顶部部分包括在所述阵列上形成连续的一层所述金属或硅化物，且在此后执行一化学机械研磨操作来移除一定量的所述连续层材料，从而使所述控制栅极的所述顶部部分处于所述沟槽内并相互隔离。
37.一种操作一半导体衬底上一存储阵列的方法，其中由复数个多于两个非易失性存储晶体管构成的串可串联连接至所指定的位线，该方法包括利用定位成在所述存储晶体管之间的区域中与所述衬底电容性耦合的导电性栅极元件上的电势来选择性地沿穿过此等区域的所述串在所述衬底中提供一定级别的电导率。
全文摘要
本发明揭示一种闪速NAND型EEPROM系统，其中一电荷存储元件(例如浮动栅极)阵列中的各单独电荷存储元件与至少两条控制栅极线电容性耦合。所述控制栅极线较佳定位于浮动栅极之间以便与浮动栅极的侧壁耦合。结果，存储单元耦合比合乎期望地增大。一所选行的浮动栅极的相对侧上的两条控制栅极线通常被升高至相同电压，同时耦合至紧邻所选行并位于所选行的相对侧上的未选行的浮动栅极的第二控制栅极线则保持低电压。为选择性地在所选浮动栅极的区域中升高衬底电压，控制栅极线也可与衬底电容性耦合。可通过形成一间隔层蚀刻掩膜使浮动栅极的长度及控制栅极线的厚度小于工艺的最小分辨元件。
文档编号H01L21/8247GK1720588SQ200380104733
公开日2006年1月11日 申请日期2003年10月9日 优先权日2002年10月28日
发明者埃利亚胡·阿拉里 申请人:桑迪士克股份有限公司