专利名称：控制结处的晶格缺陷数目的方法
技术领域：
本发明涉及一种半导体工艺，尤其涉及一种控制结处的晶格缺陷数目的方法，以及基于该方法而得的形成互补式金属氧化物半导体(CMOS)元件的轻掺杂漏极(Lightly Doped Drain，LDD)或源/漏极的方法。
背景技术：
随着半导体元件的尺寸不断缩小，半导体衬底内的晶格缺陷对元件的影响也愈来愈大。半导体材料的晶格缺陷主要有位错(dislocation)及堆垛层错缺陷(stacking fault defect)等，其是因结晶缺陷、衬底中的金属离子、离子注入造成的应力及工艺热循环等因素的复杂交互作用所导致。晶格缺陷所引起的问题主要在于额外的漏电流，尤其是当晶格缺陷通过LDD结、源/漏极结或阱区结时，漏电流将特别大，致使元件的功能或良率(yield)变差。
因此，业界亟须发展一种可以减少结处的晶格缺陷数目的方法。然而至目前为止，尚无一种可以有效控制晶格缺陷形成的方法。
发明内容
本发明的目的在于提供一种控制结处的晶格缺陷数目的方法，用以降低结处的晶格缺陷的数目。
本发明的另一目的在于提供一种形成CMOS元件的LDD的方法，其是基于本发明的控制结处的晶格缺陷数目的方法而得到的。
本发明的又一目的在于提供一种形成CMOS元件的源/漏极的方法，其同样是基于本发明的控制结处的晶格缺陷数目的方法而得到的。
本发明的控制结处的晶格缺陷数目的方法在使用上，是配合形成结的离子注入步骤与后续的退火步骤。此方法是进行至少一次的额外注入步骤，以增加离开结位置的衬底区域的应力，由此在后续退火工艺中加强衬底表层的再结晶效果，从而降低结处的应力，以减少该处的晶格缺陷的数目。
在上述方法中，额外注入步骤的注入深度小于结的深度，而额外注入步骤的进行时点可在形成结的离子注入步骤之前或之后。另外，此结例如是MOS晶体管的LDD结或源/漏极结、阱区的结，或者是其他任何型态的PN结。
本发明的形成CMOS元件的LDD或源/漏极的方法包括一般分别针对NMOS与PMOS晶体管所进行的离子注入步骤，以及后续用以修复衬底的晶格的退火步骤；并包括退火步骤前至少一次的上述额外注入步骤。此额外注入步骤可仅在NMOS与PMOS二者的LDD区(或源/漏极区)皆未形成之前或皆形成之后进行一次；仅在NMOS的LDD(或源/漏极)离子注入步骤与PMOS的LDD(或源/漏极)离子注入步骤二者之间进行一次；或是分别针对NMOS与PMOS晶体管而共进行两次，如此即可分别对NMOS晶体管及PMOS晶体管进行最佳化调整。
如上所述，本发明的控制结处的晶格缺陷数目的方法及形成CMOS元件的LDD或源/漏极的方法，是使用额外的注入步骤以在后续退火工艺中加强衬底表层的再结晶效果，所以可降低结处的应力，而得以减少结处的位错及堆垛层错缺陷等晶格缺陷的数目，进而降低元件的结漏电流。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征及优点能更明显易懂，以下特举一优选实施例，并配合附图，详细说明如下。
图1、2、3及4A、4B分别绘示本发明第一实施例的形成CMOS元件LDD的方法的4个范例；图5、6及7A、7B分别绘示本发明第二实施例的形成CMOS元件源/漏极的方法的3个范例。
具体实施例方式
为进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及优选实施例，对本发明的具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。
第一实施例图1、2、3及4A、4B分别绘示本发明第一实施例的形成CMOS元件LDD的方法的范例1、2、3及4。
请参阅图1，首先提供半导体衬底100，例如是P型掺杂的单晶硅衬底，其中已形成有P阱区110与N阱区120，且其上已形成有NMOS栅极114与PMOS栅极124。P阱区110与NMOS栅极114是形成在NMOS晶体管的预定区102中，N阱区120与PMOS栅极124则形成在PMOS晶体管的预定区104中。NMOS栅极114是以栅极绝缘层112与衬底100相隔，而与栅极绝缘层112组成NMOS栅结构115；PMOS栅极124是以栅极绝缘层122与衬底100相隔，而与栅极绝缘层122组成PMOS栅结构125。在以下各范例中，NMOS栅结构115与PMOS栅结构125是用作注入掩模。
图1所示的范例1，是仅在N型LDD区116及P型LDD区126二者皆未形成之前进行一次额外注入步骤130，此图中116与126因尚未形成，故以点线标示。此额外注入步骤130的深度小于N型LDD区116及P型LDD区126的预定结深度，而可在离开116及126的预定结位置的衬底区域中产生晶格缺陷133，包括位错与堆垛层错缺陷等类型的晶格缺陷。
额外注入步骤130所用的离子可为磷离子或砷离子等N型离子，硼离子或镓离子等P型离子，或是碳离子、硅离子或锗离子等中性离子，视该COMS元件的电性需求而定。晶格缺陷133的深度可以注入能量来控制，如此即可调整LDD区116/126的结与晶格缺陷133之间的距离，以使晶格缺陷133所加强的衬底表层的再结晶作用能有效地降低结处的应力。额外注入步骤130的剂量可依所用离子的质量及该CMOS元件的电性需求而定。例如，当所用离子为硅离子时，其所需注入剂量即高于使用锗离子的场合，这是因为硅离子的质量小于锗离子，故单一硅离子所造成的晶格破坏程度小于单一锗离子，而须以较高剂量来补偿。
请参阅图2，在范例2中，额外注入步骤130仅在N型LDD区116及P型LDD区126二者皆形成之后进行一次。此例虽改变LDD注入步骤与额外注入步骤130的进行顺序，但额外注入步骤130的应力降低效果几乎不受影响。
请参阅图3，在范例3中，额外注入步骤130仅在N型LDD区116的注入步骤及P型LDD区126的注入步骤二者之间进行一次。更具体而言，在N型LDD区116先于P型LDD区126形成的范例3中，额外注入步骤130的进行时点是在N型LDD区116已形成且用以定义116的注入掩模140已去除之后，但在P型LDD区126形成之前。同样地，此例虽改变LDD注入步骤与额外注入步骤130的进行顺序，但额外注入步骤130的应力降低效果几乎不受影响。
依此类推，在P型LDD先于N型LDD形成的情形下，额外注入步骤的进行时点即可在P型LDD已形成且用以定义P型LDD的注入掩模已去除之后，但在N型LDD形成之前。
请参阅图4A和4B所示的范例4，其是进行两次额外注入步骤430与440，以分别对NMOS晶体管及PMOS晶体管进行最佳化调整。其中，针对N型LDD区116的额外注入步骤430是以N型LDD区116的注入掩模140为注入掩模，以在离开N型LDD区116的结位置的衬底区域中产生晶格缺陷433。针对P型LDD区126的额外注入步骤440是以P型LDD区126的注入掩模150为注入掩模，以在离开P型LDD区126的结位置的衬底区域中产生晶格缺陷443。如前所述，额外注入步骤430可在N型LDD区116形成之前或之后进行，且额外注入步骤440可在P型LDD区126形成之前或之后进行。
在此例中，两次额外注入步骤430与440各自可如上述那样使用N型、P型或中性离子，以符合该CMOS元件的电性需求。再者，虽然此例中N型LDD区116先于P型LDD区126形成，但其使用两次额外注入步骤的方法亦可应用至P型LDD先于N型LDD形成的场合，只要改变步骤顺序即可。
由于额外离子注入步骤可以增加离开N型/P型LDD区116/126结位置的衬底区域的应力，所以可在后续的退火步骤中加强衬底表面的再结晶效果，而得以降低结处的应力。如此，LDD结处的位错及堆垛层错缺陷等晶格缺陷的数目即可降低，而可减少LDD结的漏电流。
第二实施例图5、6及7A、7B分别绘示本发明第二实施例的形成CMOS元件源/漏极区的方法的范例1、2及3。
请参阅图5，在N/P型LDD区116/126形成之后，接着于NMOS栅极114与PMOS栅极124的侧壁形成间隙壁117。此时，NMOS栅极114、栅极绝缘层112及间隙壁117构成了NMOS栅结构119，PMOS栅极124、栅极绝缘层122及间隙壁117则构成了PMOS栅结构129。在以下各例中，NMOS栅结构119与PMOS栅结构129是用作注入掩模。
图5所示的范例1，是仅在N型源/漏极区118及P型源/漏极区128二者皆未形成之前进行一次额外注入步骤530，此图中118及128因尚未形成，故以点线标示。此额外注入步骤530的深度小于N型源/漏极区118及P型源/漏极区128的预定结深度，而可在离开118及128的预定结位置的衬底区域中产生晶格缺陷533。额外注入步骤530所用的离子可为N型、P型或中性离子，依该CMOS元件的电性需求而定。
另外，如同第一实施例的LDD工艺，由于额外注入步骤与源/漏极区注入步骤的进行顺序几乎不会改变额外注入步骤530的应力降低效果，所以额外注入步骤530也可改在N型源/漏极区118及P型源/漏极区128二者皆形成之后进行。
请参阅图6，在范例2中，额外注入步骤530仅在N型源/漏极区118的注入步骤及P型源/漏极区128的注入步骤二者之间进行一次。更具体而言，在N型源/漏极区118先于P型源/漏极区128形成的范例2中，额外注入步骤530的进行时点是在N型源/漏极区118已形成且用以定义118的注入掩模160已去除之后，但在P型源/漏极区128形成之前。
依此类推，在P型源/漏极区先于N型源/漏极区形成的情形下，额外注入步骤的进行时点即可在P型源/漏极区已形成且用以定义P型源/漏极区的注入掩模已去除之后，但在N型源/漏极区形成之前。
请参阅图7A和7B所示的范例3，其是进行两次额外注入步骤730与740，以分别对NMOS晶体管及PMOS晶体管进行最佳化调整。其中，针对N型源/漏极区118的额外注入步骤730是以N型源/漏极区118的注入掩模160为注入掩模，以在离开N型源/漏极区118的结位置的衬底区域中产生晶格缺陷733。针对P型源/漏极区128的额外注入步骤740是以P型源/漏极区128的注入掩模170为注入掩模，以在离开P型源/漏极区128的结位置的衬底区域中产生晶格缺陷743。如前所述，额外注入步骤730可在N型源/漏极区118形成之前或之后进行，且额外注入步骤740可在P型源/漏极区128形成之前或之后进行。
在此例中，两次额外注入步骤730与740各自可如上述那样使用N型、P型或中性离子，以符合该CMOS元件的电性需求。再者，虽然此例中N型源/漏极区118先于P型源/漏极区128形成，但其使用两次额外注入步骤的方法也可应用至P型源/漏极区先于N型源/漏极区形成的场合，只要改变步骤顺序即可。
由于额外离子步骤可以增加离开N型/P型源/漏极区118/128的结位置的衬底区域的应力，所以可在后续的退火步骤中加强衬底表面的再结晶效果，而得以降低结处的应力。如此，源/漏极结处的位错及堆垛层错缺陷等晶格缺陷的数目即可降低，而得以减少源/漏极结的漏电流。
此外，虽然上述第一第二实施例中LDD是形成在源/漏极之前，但对先形成栅极间隙壁及源/漏极区，再去除间隙壁而后形成LDD的工艺而言，本发明的方法亦可容易地转用至其上。更具体而言，在该等工艺中，针对源/漏极区的额外注入步骤是在针对LDD的额外注入步骤之前进行。
再者，虽然本发明是以CMOS元件的LDD及源/漏极区工艺作为实施例，但本发明的降低结处应力的方法也可容易地应用至阱区或其他任何PN结的工艺上。同样地，本发明的额外注入步骤可在形成结的工艺之前、之中或之后进行。
虽然本发明已经以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明技术方案的范围内，当可利用上述揭示的方法及技术内容做出各种修改或变型为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种控制结处的晶格缺陷数目的方法，其使用上是配合在衬底中形成结的离子注入步骤及后续的退火步骤，其中进行额外的注入步骤以增加离开结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该结处的应力。
2.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该额外注入步骤是于该离子注入步骤之前或之后进行。
3.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该额外注入步骤使用N型、P型或中性离子。
4.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该结是MOS晶体管的轻掺杂漏极结或源/漏极结，或是阱区结。
5.一种形成CMOS元件的轻掺杂漏极的方法，包括提供其上已形成有NMOS栅结构与PMOS栅结构的衬底，其中每一栅结构皆包括栅极与栅极介电层；在该NMOS栅结构旁的该衬底中形成N型轻掺杂漏极区；在该PMOS栅结构旁的该衬底中形成P型轻掺杂漏极区；以及进行退火步骤，以修复该衬底的晶格，其中在该退火步骤之前进行至少一次的额外注入步骤，以增加离开该N型及P型轻掺杂漏极结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该N型及P型轻掺杂漏极结处的应力。
6.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤仅在该N型及P型轻掺杂漏极区二者皆未形成前进行一次。
7.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤仅在该N型及P型轻掺杂漏极区二者皆形成之后进行一次。
8.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该N型轻掺杂漏极区是形成在该P型轻掺杂漏极区形成之前或之后，且其中该额外注入步骤仅在该N型轻掺杂漏极区的形成步骤与该P型轻掺杂漏极区的形成步骤二者之间进行一次。
9.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤使用N型、P型或中性离子。
10.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该N型轻掺杂漏极区是形成在该P型轻掺杂漏极区形成之前或之后，且其中该额外注入步骤进行两次，包括使用第一掩模的第一额外注入步骤和使用第二掩模的第二额外注入步骤，其中该第一掩模为用以形成该N型轻掺杂漏极区的掩模，且该第二掩模为用以形成该P型轻掺杂漏极区的掩模；以及该第一额外注入步骤是在该N型轻掺杂漏极区形成之前或之后进行，且该第二额外注入步骤是在该P型轻掺杂漏极区形成之前或之后进行。
11.根据权利要求10所述的形成CMOS元件的轻掺杂漏极的方法，其中该第一额外注入步骤与该第二额外注入步骤各自使用N型、P型或中性离子。
12.一种形成CMOS元件的源/漏极的方法，包括提供其上已形成有NMOS栅结构与PMOS栅结构的衬底，其中每一栅结构至少包括栅极与栅极介电层；在该NMOS栅结构旁的该衬底中形成N型源/漏极区；在该PMOS栅结构旁的该衬底中形成P型源/漏极区；以及进行退火步骤，以修复该衬底的晶格，其中在该退火步骤之前进行至少一次的额外注入步骤，以增加离开该N型及P型源/漏极结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该N型及P型源/漏极结处的应力。
13.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该NMOS栅结构与该PMOS栅结构各自还包括位于其栅极侧壁的间隙壁；以及所提供的该衬底中已形成有N型与P型轻掺杂漏极区，其中该N型轻掺杂漏极区位于该NMOS栅结构的该栅极旁的该衬底中，且该P型轻掺杂漏极区位于该PMOS栅结构的该栅极旁的该衬底中。
14.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该额外注入步骤仅在该N型及P型源/漏极区二者皆未形成之前进行一次。
15.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该额外注入步骤仅在该N型及P型源/漏极区二者皆形成之后进行一次。
16.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该N型源/漏极区是形成在该P型源/漏极区形成之前或之后，且其中该额外注入步骤仅在该N型源/漏极区的形成步骤与该P型源/漏极区的形成步骤二者之间进行一次。
17.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该额外注入步骤使用N型、P型或中性离子。
18.根据权利要求12所述的形成CMOS元件的源/漏极的方法，其中该N型源/漏极区是形成在该P型源/漏极区形成之前或之后，且其中该额外注入步骤进行两次，包括使用第一掩模的第一额外注入步骤及使用第二掩模的第二额外注入步骤，其中该第一掩模为用以形成该N型源/漏极区的掩模，该第二掩模为用以形成该P型源/漏极区的掩模；以及该第一额外注入步骤是在该N型源/漏极区形成之前或之后进行，且该第二额外注入步骤是在该P型源/漏极区形成之前或之后进行。
19.根据权利要求18所述的形成CMOS元件的源/漏极的方法，其中该第一额外注入步骤与该第二额外注入步骤各自使用N型、P型或中性离子。
全文摘要
本发明是关于一种控制结处的晶格缺陷数目的方法，其使用上是配合形成结的离子注入步骤及后续的退火步骤。此方法是在离子注入步骤之前或之后进行额外的注入步骤，以增加离开结位置的衬底区域的应力，而得以在后续退火步骤中加强衬底表层的再结晶效果，由此降低结处的应力以减少晶格缺陷数目。此方法可应用至CMOS元件的轻掺杂漏极或源/漏极工艺，其是在用以形成NMOS及PMOS晶体管的轻掺杂漏极或源/漏极区的多次离子注入步骤之前、之间或之后，进行前述的额外注入步骤。
文档编号H01L21/265GK1797719SQ200410011589
公开日2006年7月5日 申请日期2004年12月21日 优先权日2004年12月21日
发明者谢炳邦, 龚吉富 申请人:联华电子股份有限公司