专利名称：半导体与反相器的结构以及形成半导体结构的方法
技术领域：
本发明是有关于半导体组件，特别是有关于一应用在应变沟道晶体管(strained channel transistor)的反向器以及集成电路。
背景技术：
过去数十年间为持续改善集成电路的操作速度、密度以及花费，因此缩小金-氧-半场效应晶体管(MOSFET)的尺寸，其包括缩小栅极长度以与栅极氧化层厚度。典型的集成电路包括许多(例如数百万的)的晶体管，因此业界一直持续地试图改善该些组件。
反向器为一常用于集成电路的半导体电路。图1a是显示一反相器电路104，而图1b则是显示由该晶体管100、102所组成的反相电路104剖面图106。一反相器104是用于反转一逻辑态。一互补式金氧半(CMOS)反相器包括一PMOS晶体管100以及一NMOS晶体管102如图1a以及图1b所示。于操作中，当输入端电压VIN增压到供应电压VDD，即逻辑态“1”，该NMOS晶体管102为“开”的状态，此时输出端电压VOUT接地，即逻辑态“0”。当该输入端VIN接地，而该输出端VOUT被驱动至VDD时，即逻辑态“1”，该NMOS晶体管102在“关”的状态而该PMOS晶体管100在“开”的状态。
请参照图1b，该PMOS晶体管100以及该NMOS晶体管102的漏极108皆与输出端VOUT连接，而其栅极电极110则连接至一输入端VIN。该PMOS晶体管100的源极112连接至供应电压VDD而该NMOS晶体管102的源极114则接地。
一负载电容，以CL表示，其代表在输出端以及接地间的集总电容(lumpedcapacitance)。由于该负载电容CL需于逻辑摆幅(logic swing)完成前充电或放电，因此该反向器104的功效与CL有很大的影响。
该传递延迟(tp)是显示出反相器104经输入后反应出改变的快慢，该参数为tp＝GL.VDD/Iav(Eq.1)其中Iav是于电压转换时的平均电流，而VDD则是一供应电流。此外，传递延迟(tpHL)与NMOS晶体管102放电电流有关，如图1d所示；而传递延迟(tpLH)则与PMOS晶体管100的充电电流有关，如图1c所示。该tpHL与tpLH的平均则代表反相器104整体的延迟。为减低该反相器104的延迟，则需减低tpHL值、tpLH值或两者皆需减低。
反相器以及其它半导体电路的延迟值可藉由增加载子迁移率来减小。过去曾报导利用于双轴拉伸应力下的硅沟道以有效增进整个晶体管的电子电洞迁移率，该藉由高应力层产生的张力会沿平行该源极对漏极的单轴方向产生。藉此，单轴拉伸应力改善电子迁移率而单轴压缩应力改善电洞迁移率。而锗离子植入可选择性地用以释放该张力。
发明内容
有鉴于此，本发明的较佳实施例是提供一种利用应变沟道晶体管的集成电路结构及其形成方法。例如，包含一应变沟道晶体管可达成的改良发明。
根据本发明的第一实施例，其包括形成于半导体基底中的第一晶体管，以及形成于基底中且相对邻接于沟道区的源极以及漏极区。其中，至少部分的源极以及漏极区形成在该第二半导体材料中，以形成第一、第二晶格失配区(lattice-mismatched zones)。一第二晶体管形成于半导体基底上且具有与第一晶体管不同的导电态。
根据本发明的另一较佳实施例，一反相器包括一应变晶体管以及另一半导体组件。该反相器由半导体基底形成，其包括第一、第二半导体材料，且该第一半导体材料的晶格长数与第二半导体材料不同。该应变晶体管的源极、漏极以及沟道区形成于半导体基底中。至少部分的第一源极以及漏极区形成在第二半导体材料中，以于第一晶体管中形成晶格失配区(lattice-mismatched zones)。该反相器亦包括一形成于半导体基底中并连接该第一晶体管的负载组件。该负载组件可为任何半导体组件，例如一第二晶体管，一第二应变晶体管，或一电阻。
本发明较佳实施例的优点在于可减低输出组件的负载电容。负载电容的减低可减少输出电压组件增压以及降压所需的时间以增加该组件的速度。
图1a是绘示出现有技术于输出端以及接地间的一具有lumped电容的反相器示意图；图1b是绘示出现有技术的晶体管形成反相器的剖面图；图1c、图1d是绘示出一反相器的操作特征；
图2a-图2c是绘示出本发明的第一、第二、第三实施例；图3a-图3d是绘示出替代的实施例结构；图4是绘示出另一替代的较佳实施例结构；图5a-图5c是绘示出代表本发明的再另一实施例的集成电路；图6a-图6h是绘示出制作半导体组件的较佳实施例方法的步骤；以及图7a-图7c是绘示出一反相器的替代实施例。
符号说明100～PMOS晶体管；102～NMOS晶体管；104～反向器；106～反向电路剖面图；108～PMOS晶体管漏极；110～栅极电极；112～PMOS晶体管源极；114～NMOS晶体管源极；Vin～输入电压；Vout～输出电压；VDD～电源端电压；VSS～接地端电压；CL～负载电容；GROUNG～接地；N-～N型浅掺杂；N+～N型重掺杂；tpLH～传递延迟；tpHL～传递延迟；200～反向器；201～NMOS晶体管；202～PMOS应变晶体管；203、203a-c～隔离结构；204～栅极电极；205～栅极间隔物；206～栅极介电质；207～应变沟道NMOS晶体管；208～沟道区；209～沟道区；210～NMOS漏极区；211～PMOS漏极区；212～漏极延伸区；213～漏极延伸区；214～深漏极区；215～源极延伸区；216～NMOS源极区；217～PMOS源极区；218～源极延伸区；219～深漏极区；220～深源极区；221～深源极区；222、304～应力源；223～晶格失配区；226～硅层；229、231、233、235～内联机；234～第二应力源；241～晶格失配区；300～源极以及漏极区；306、308、312、314～应变晶体管；315～金属硅化物；316～凸出金属硅化物；318～源极或漏极延伸区；320～沟道区；330～晶体管；340～NAND栅极；342～NOR栅极；344～XOR栅极；408～第一有源区；410～第二有源区；412～栅极堆栈；418～硬掩膜；420～辅助层；422～第一掩膜材料；424～第二掩膜材料；426～辅助间隔物；428～凹陷区；430～第二半导体材料；432～沟道区；434～第二晶体管；436～第一晶体管；444～内衬层；446～间隔物主体；450～浅沟槽区；452～漏极区；770～电阻；772、774～高掺杂终端部分；776～应变沟道晶体管；778～电阻；780～阻抗部分。
具体实施例方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下本发明是有关于半导体组件以及电路的领域，特别是有关于利用应变沟道场效应晶体管(strained channel field effect transistor)的反相电路制作。以下请配合图2a-图2c说明本发明第一、第二、第三较佳实施例，其中该些图总称为图2。
请参照图2，提供第一半导体材料226以作为半导体基底，其中该较佳的材料为硅。此外，亦包括其它半导体基底化合物，例如砷化镓(galliumarsenide)或掺杂的半导体，例如硅-锗(silicon-germanium)。而该起始材料亦可为绝缘层上有半导体(SOI)的基底，例如一绝缘层上有硅的基底。该起始材料亦包括一磊晶成长半导体层及/或一半导体基底中的掺杂区，例如三重井结构(triple well structure)。
请参照图2a，其是显示由晶体管201/202所组成的反相器200。由隔离结构203定义的有源区的PMOS应变晶体管202以及NMOS晶体管201。该PMOS应变晶体管202具有沟道区208，而该NMOS具有一沟道区209且与该PMOS沟道区具有不同的导电态。
该栅极电极204由掺杂复晶硅或复晶硅锗形成并设置于栅极介电质206上。于另一实施例中，该栅极电极204可由一或多种金属、金属硅化物、金属氮化物或导电金属氧化物形成。于该较佳实施例中，该电极204包括一复晶硅。上述的金属包括例如钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)以及铪(hafnium)可作为顶部电极204部分。此外，上述的该金属氮化物包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalumnitride)。另外，该金属硅化物则包括但不限于硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钛(titaniumsilicide)、硅化钽(tantalum silicide)、硅化铂(platinum silicide)以及硅化铒(erbium silicide)。而导电金属氧化物则包括但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。
成对的栅极间隔物205由一介电质(例如二氧化硅以及氮化硅)形成于栅极电极204的两侧。而栅极介电质206形成于沟道区208/209上以与栅极电极204下。该栅极介电质206的材料包括，例如二氧化硅、氮氧化硅或氮化硅。该栅极介电质亦包括一高介电常数材料，其较佳的介电常数大于8。该介电材料可为下列一或多个组成，包括氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸锆(ZrSiO4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钽(Ta2O5)及其连接。
于本发明较佳实施例中，该高介电常数材料为氧化锆，且该介电质206的硅平均氧化厚度(EOT)以小于50较佳，以小于20更佳，而甚至以小于10更佳。此外，该介电质206的厚度小于100，以小于50更佳，而甚至以小于20者更佳。
该NMOS漏极区210包括一与深漏极区214连接的漏极延伸区212，而该PMOS漏极区211包括一与深漏极区219连接的漏极延伸区213。该NMOS源极区216包括一与深源极区221连接的源极延伸区218，而该PMOS源极区217包括一与深源极区220连接的源极延伸区215。
如图2a-图2c所示，该第一、第二以及第三较佳实施例更包括内联机229、231、233、235。其中该内联机由金属或金属合金形成，例如铝、铜、钽、钛、钼、钨、铂、铪、钌或任何上述的连接。当利用导线(例如铜)连结插塞至另一处以及供应节点时，可经由导电插塞(例如钨)接触该硅区。
一特殊的实施例中显示，内联机235连接该PMOS漏极211以及该NMOS漏极210并传输该反相电路的输出电压VOUT。另一内联机233提供一供应电压VDD至PMOS源极区217。一第三内联机231连接一供应电压VSS至NMOS源极区216。于一较佳实施例中，VSS是一接地线而VDD提供的电压范围为0.3-5伏特(例如低于1.8伏特)。此外，该栅极电极204相互连接后再藉由第四内联机229连接至供应电流VIN。
一反相电流包括上述组件。如果由该输入电压VIN提供的电压等于或几乎等于VDD，该输出电压VOUT将会等于或几乎等于电压VSS。相反的，如果一由该输入电压VIN提供的电压等于或几乎等于VSS，该输出电压VOUT将会等于或几乎等于电压VDD。
于一较佳实施例中，该沟道区208包括一复晶硅。该复晶硅具有钻石晶格结构且该本质晶格常数约5.431。该本质晶格常数是该材料松弛或膨胀的平衡态下的晶格常数。
于第一较佳实施例中，一应变沟道PMOS晶体管202与一NMOS晶体管201连接以形成一反相器，如图2a所示。第一应力源222为PMOS源极217以及漏极211区不可忽略的区域，其形成于接近该PMOS沟道208两侧的区域。利用晶格失配区(lattice-mismatched zones)223定义出PMOS晶体管202中第一、第二半导体材料226、222的接面。在此，该些图并无按实际比例表示。于较佳实施例中，当源极以及漏极深度约一千埃或更深时，应力源的实际厚度仅约几百埃。因此，该应力源通常为该源极/漏极区的一小部分。
该第二半导体材料222包括一掺杂半导体，例如本质晶格常数为5.431-5.657的硅-锗，而该本质晶格常数取决于硅-锗中锗的浓度。一产生于源极217以及漏极211方向的沟道区208上的压缩应力，可增加PMOS晶体管的驱动电流而使该PMOS晶体管可自电源功率供应VDD传递较高的充电电流至输出端VOUT，而该较高充电电流可使PMOS晶体管202产生较小的传递延迟tpLH藉由传递延迟tPLH的减小可进一步减少反相器200的延迟并改善反相器电路的效能。
如图2b所示，于第二较佳实施例中，连接一PMOS晶体管205与应变沟道NMOS晶体管207以形成一反相器200。一第二应力源234由第三半导体材料形成于接近该NMOS沟道209两侧区且为该NMOS源极216以及漏极210区的重要部分。利用晶格失配区(lattice-mismatched zones)241定义出NMOS晶体管207中第一、第三导体材料226、234的接面。
该第二应力源234的第三半导体材料234可包括一掺杂半导体，例如硅-锗-碳(Si1-x-yGexCy)或硅-碳(Si1-yCy)。若该硅-锗-碳的碳浓度大于锗浓度的十分之一，则该硅-锗-碳的晶格常数将小于硅。该晶格失配区(lattice-mismatched zones)241亦包括一晶格常数小于硅的半导体，例如硅-碳(Si1-yCy)，其莫耳分率y约0.01-0.04。
该晶格失配区(lattice-mismatched zones)241包括对该沟道区209施行应变应力的第二应力源234，其中该应力源234是由晶格常数小于第一半导体材料226的第三半导体材料组成，以于整个NMOS沟道区209的第一半导体材料226上产生一拉伸应力。其中，沿源极216至漏极210方向的拉伸应力(u沿着平行于源极至漏极联机的方向)可增进该应变型NMOS沟道晶体管207的电子迁移率，进而使NMOS晶体管201于该输出端VOUT接地时传递较高放电电流。而该较高放电电流可使NMOS晶体管207产生较小的传递延迟tPHL。藉由传递延迟tPHL的减小可进一步减少反相器200的延迟并改善反相器电路的效能。
如图2c所示，于第三较佳实施例中，一PMOS晶体管202与应变沟道NMOS晶体管207连接以形成一反相器200。一第一应力源222形成于接近该PMOS沟道208两侧区且为该PMOS源极217以及漏极211区不可忽略的部分。利用晶格失配区(lattice-mismatched zones)定义出PMOS晶体管202中第一、第二导体材料226、222的接面。该第二应力源234形成于接近该NMOS沟道209两侧区且为该NMOS源极216以及漏极210区的重要部分。利用晶格失配区(lattice-mismatched zones)定义出NMOS晶体管207中第一、第二导体材料226、234的接面。
综上所述，由PMOS沟道区208产生的压缩应力可增进PMOS晶体管202的驱动电流，而由NMOS沟道区209产生的应变应力可提高NMOS晶体管207的放电电流。如上所述，本发明藉由较高的PMOS晶体管202驱动电流以减小tPLH以及藉由较高的NMOS晶体管201放电电流以减小tPLH，进而有效改善反相器200的效能。
图3a-图3d，在此总称为图3，是显示应变沟道晶体管306、308、312以及314中的应力源的多个实施例。该第一、第二应力源以300表示之。而图3的该应变晶体管306、308、312、314则代表应变型NMOS晶体管207以及应变型PMOS晶体管202，而该源极以及漏极区300则代表应变型NMOS晶体管207的源极210以及漏极216以及应变型PMOS晶体管202的源极211以及漏极217。
于图3中，该应力源304的位置是为说明之用但不限于此。图3是显示该应力源304可形成于源极或漏极区300的任何部分。如图3b所示该应力源300为浅埋藏的并以硅层226覆盖，而该较佳的硅层为第一半导体材料或其相似物。
如图3所示的一导电材料315，例如一金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽、硅化铒、硅化铱)形成于源极以及漏极区300以减小电阻系数。其它材料包括锗硅化钴(cobalt germanosilicide)、锗硅化镍(nickelgermanosilicide)、碳-硅化钴(cobalt carbon-silicide)、碳-硅化镍(nickel carbon-silicide)。该金属硅化物315形成于基底中且于该栅极介电层的表面下，如图3a、图3b所示，或者形成延伸至该栅极介电层206的表面上的凸出金属硅化物316，如图3c、图3d所示。该应力源304亦可进一步延伸至栅极介电层206表面上以形成抬高的源极以及漏极区。图3d显示该应力源304形成于基底表面226下而该第一半导体材料则形成于基底表面226上且介于金属硅化物315以及该应力源304之间。
此外，如图4所示，该应力源300可水平延伸至该源极或漏极延伸区318。于晶体管330中，该邻近于沟道区320的应力源与所需组件的功能特性十分有关。越接近沟道区形成该应力源300则越可增进该晶体管330的电子或电洞迁移率。
图5a-图5c是显示多个实施例的电路图，本发明包括例如NOR栅极342(图5a)、NAND栅极340(图5b)、XOR栅极344(图5c)。该些实施例是显示应用本发明概念的多种电路。例如，当该NMOS晶体管无应变时，该PMOS晶体管可为应变沟道晶体管(详见图2a)。于另一实施例中，该NMOS晶体管被应变，而该PMOS晶体管则无(详见图2b)。最后，如图2c的实施例所揭露，该NMOS以及PMOS晶体管皆被应变。在此所举的实施例是用以说明本发明但并不限于此范围。
另一方面，本发明是提出一种整合具有多于一种导电态的应变沟道晶体管方法，其对另一种导电态的晶体管的载子迁移率的影响可降至最低。该图5a-图5c的电路图是提供利用该些优点的实施例电路图。
请参照图6a-图6h，其是显示具有多重导电态的应变沟道晶体管集成电路的制作方法。提供一半导体基底226以硅基底较佳，接着于基底中形成隔离结构203以定义出有源区。该隔离结构203是利用标准浅沟槽隔离(STI)制程形成，例如包括下列步骤蚀刻出深度为2000-6000的沟槽，利用化学气相沉积制程填充介电材料于该沟槽中，以及进行一化学机械平坦化，以形成如图6a所示的剖面结构。在此，亦可使用其它隔离结构，例如场氧化物(即利用硅的局部氧化法形成)。
如图6a所示，形成一栅极堆栈412于第一、第二有源区408/410中。其中该栅极堆栈412，包括一硬掩膜418、一栅极电极204以及一栅极介电质206。于该栅极电极204顶部形成一硬掩膜418保护层。而该栅极电极204则形成于该栅极介电质206上，在此可利用任何已知并适用于本技术领域的栅极介电质制作步骤(例如热氧化法、氮化法、溅镀沉积法或化学气相沉积法)以形成该栅极介电质206。该栅极介电质206的厚度范围为5-100。该栅极介电质206为一传统栅极介电层，例如二氧化硅、氮氧化硅、高介电常数介电质或上述的组合。
请参照图6b，一辅助层420形成于第一、第二有源区408/410上。该辅助层是利用化学气相沉积或溅镀沉积一介电层而形成，其中该辅助可为氧化物。在本发明较佳实施例中，该辅助层420厚度约为20-100。
接着请参照图6c，一第一掩膜材料422形成于第一、第二有源区408/410上。该材料422包括，例如二氧化硅、氮氧化硅或氮化硅。在本发明较佳实施例中，该第一掩膜材料422包括于二氧化硅多重层上的氮化硅。
图6d是显示利用沉积以及微影技术形成一第二掩膜材料424于该第二有源区410上以覆盖该第一掩膜材料422，同时曝露出于第一有源区的该第一掩膜材料422。该第二掩膜材料424可包括任何与第一掩膜材料422不同的掩膜材料。在本发明较佳实施例中，该第二掩膜材料包括一光阻材料。
利用该第二掩膜材料424蚀刻第二有源区410的第一掩膜材料422。在此较佳的蚀刻制程为非等向性的电浆蚀刻。结果如图6e所示，于邻接该第一有源区408的栅极堆栈412区形成辅助间隔物或内衬层426。
形成该辅助间隔物426后，于该有源区中蚀刻出大致与该辅助间隔物426对齐的凹陷区428，在此是利用上述的硅蚀刻化学技术形成。于该蚀刻制程后移除该第二掩膜材料424。
接着，磊晶成长该第二半导体材料430以填充该凹陷区428，其中该成长是利用选择性磊晶成长(SEG)完成。该用以完成磊晶成长的制程可为化学气相沉积法(CVD)、超高真空化学气相沉积法(UHV-CVD)或分子束磊晶(MBE)。或者，亦可延伸该磊晶成长材料至该第一有源区408的沟道区432表面上，已形成抬高的源极以及漏极结构，如图6f所示。
该第二半导体材料430包括锗莫耳分率为0.1-0.9的硅-锗。该第二半导体另外包括碳莫耳分率为0.01-0.04的硅-碳。此外，该第二半导体亦可包括硅-锗-碳(Si1-x-yGezCy)。若该硅-锗-碳的碳浓度高于锗浓度的十分之一，则其晶格常数会低于硅。
覆盖硬掩膜418于栅极电极204顶部以免磊晶成长于该栅极电极204上。而该辅助间隔物426则可避免栅极电极侧壁的磊晶成长。于该磊晶成长后，移除该硬掩膜418、辅助层420、辅助间隔物426以及第一掩膜材料422以形成如图6g所示的结构。
于磊晶成长的第一半导体材料226过程中，可包括原位掺杂或不掺杂。若不于成长中掺杂，亦可于后续过程进行掺杂再利用一快速热回火制程活化该掺杂物。该掺杂物的导入可利用传统离子植入法、电浆浸入离子植入法(PIII)、气体或固体源扩散或任何其它已知且适用于本技术领域的技术。任何植入缺陷以及无晶格排列结构皆可藉由后续升温的回火处理进行修补。
图6h是显示后续半导体组件的制程。于图6g结构上进行一第一浅植入以掺杂第一、第二晶体管源极以及漏极区452的浅沟槽区450并形成该源极/漏极延伸区。
形成侧壁间隔物于栅极电极204两侧。于实施例中，利用化学气相沉积一介电材料以形成间隔物，该介电材料例如二氧化硅或氮化硅，接着非等向性蚀刻该介电材料以形成一对间隔物。于图6h的实施例中，该间隔物是一复合的间隔材料。该复合间隔物可包括一介电质内衬层444以及一间隔物主体446。其中该介电质内衬层444可藉由沉积一介电质内衬层材料(例如二氧化硅)形成，而该间隔物主体446则由例如氮化硅形成，接着利用反应性离子蚀刻进行一非等向性蚀刻。于另一实施例中，该内衬层444可为氧化物，而该间隔物主体446可为氮化物。
于覆盖第二晶体管434时，利用离子植入形成第一晶体管436的源极以及漏极区，该较佳的掺杂物为砷、磷或两者组合。而第一晶体管434的源极以及漏极区则是于覆盖该第一晶体管436时利用离子植入形成，其较佳的掺杂物为硼。接着于该第一、第二有源区408/410上形成一保护层448。
图7a-图7c显示另一反相器的实施例。在此实施例中，该反相器770包括串联连接一电阻778的应变沟道晶体管776。如图2所示，一晶体管做为负载组件，而在此实施例中该负载组件则是电阻778。该应变沟道晶体管776可为NMOS晶体管(图7b)或PMOS晶体管(图7c)。而晶体管的选择通常取决于其它芯片位置上的晶体管的导电态。
请参照图7a，该电阻778包括一分隔两高掺杂终端部分772、774的阻抗部分780。该终端部分772连接该晶体管776的源极/漏极区214。于图式中显示，一隔离沟槽203b形成于两区214、772之间。于一些案例中，当该两区214、772为同一导电态时，可移除该隔离沟槽203b以减少该表面积。
该第二终端774连接至电压供应V2。请参照图7b，该电压供应结点V2为该供应结点VDD，而该电压供应结点V1为该供应结点VSS(例如接地)。请参照图7c，该电压供应结点V2为该供应结点VSS，而该电压供应结点V1为该供应结点VDD。在此虽未显示，但其它组件(例如一晶体管)可连接于该供应结点V1、V2以及该反相器组件776、778的晶体管间。
于另一实施例中，合并一已揭露于共同申请中的台湾申请号93110079所揭露的电阻型态的电阻778并入附件以作为参考。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种半导体结构，包括一半导体基底，其包括第一、第二半导体材料且该第一半导体材料的晶格常数与该第二半导体材料不同；一第一晶体管，形成于该半导体基底中，其中该第一晶体管具有形成于该基底中且相对邻接于一第一沟道区的第一源极以及漏极区，其中一第一栅极介电质覆盖该第一沟道区域且一第一栅极电极覆盖该第一栅极介电质，而该第一沟道区形成在该第一半导体材料中而至少一部分的该第一源极以及漏极区形成在该第二半导体材料中；以及一第二晶体管，形成于该半导体基底中，其导电态与该第一晶体管不同，该第二晶体管具有一形成于该基底中且相对邻接于第二沟道区的第二源极以及漏极区，其中一第二栅极介电质覆盖该第二沟道区且一第二栅极电极覆盖该第二栅极介电质。
2.根据权利要求1所述的半导体结构，其中该第一晶体管与该第二晶体管连接以形成一反相器、部分的NOR电路、部分的NAND电路或部分的XOR电路。
3.根据权利要求1所述的半导体结构，其中该第一以及第二栅极介电质是由一高介电常数材料形成。
4.根据权利要求1所述的半导体结构，其中该第二半导体材料的晶格常数较该第一半导体材料者大，且该第一晶体管是一PMOS晶体管。
5.根据权利要求1所述的半导体结构，其中该第二半导体材料包括硅以及锗。
6.根据权利要求5所述的半导体结构，其中该锗的浓度大于10％。
7.根据权利要求1所述的半导体结构，其中该第二半导体材料包括硅、锗以及碳。
8.根据权利要求1所述的半导体结构，其中该第二半导体材料的晶格常数较该第一半导体材料者小，且该第一晶体管是一NMOS晶体管。
9.根据权利要求8所述的半导体结构，其中该第二半导体材料包括硅以及碳。
10.根据权利要求9所述的半导体结构，其中该碳的浓度范围是0.01-0.04％。
11.根据权利要求1所述的半导体结构，其中至少部分的该第二源极以及漏极区由一第三半导体材料形成。
12.根据权利要求11所述的半导体结构，其中该第二半导体材料的晶格常数较该第一半导体材料者大且该第三材料的晶格常数较该第一材料者小。
13.根据权利要求12所述的半导体结构，其中该第一晶体管是一PMOS而该第二晶体管是一NMOS。
14.根据权利要求12所述的半导体结构，其中该第三半导体材料包括硅、锗以及碳。
15.根据权利要求1所述的半导体结构，其中该第一、第二源极以及漏极区与该第一、第二晶体管的栅极电极各别包括一硅化物部分。
16.根据权利要求1所述的半导体结构，其中于该第一以及第二半导体材料间的接面与该栅极介电质边缘的距离小于700。
17.一种反相器，包括一晶体管，形成于半导体基底中，该晶体管具有形成于该基底中且相对邻接于一沟道区的源极以及漏极区，其中该沟道形成在一第一导电材料中而至少部分的该源极以及漏极区形成在一第二导电材料中，且该第一导电材料与该第二导电材料不同；一负载组件，形成于该半导体基底中，该负载组件连接于该漏极区以及一第一电压供应节点之间；以及一第二电压供应节点，连接该源极区。
18.根据权利要求17所述的反相器，其中该第二半导体材料的晶格常数较该第一半导体材料大，且该晶体管是一PMOS晶体管。
19.根据权利要求17所述的反相器，其中该第二半导体材料的晶格常数较该第一半导体材料者小，且该晶体管是一NMOS晶体管。
20.一种形成一半导体结构的方法，包括下列步骤提供一半导体基底，该基底包括由一第一半导体材料形成的一半导体主体；于该半导体主体中定义第一以及第二有源区；形成一第一晶体管于该第一有源区，该第一晶体管包括形成于该半导体主体中且相对邻接于一沟道区的源极以及漏极区，该第一晶体管更包括一形成于该沟道区的栅极介电质以及一形成于该第一栅极介电质上的一第一栅极电极，其中该第一沟道区形成在该第一半导体材料中而该至少一部分的源极以及漏极区形成在一第二半导体材料中，而该第二半导体材料具有与该第一半导体材料不同的晶格常数；形成一第二组件于该第二有源区；以及形成一导体于该晶体管的漏极以及一负载组件之间。
21.根据权利要求20所述的形成一半导体结构的方法，其中该第二组件包括一与该第一晶体管不同导电形态的一第二晶体管，且该第二晶体管具有形成于该半导体中并相对邻接一第二沟道区的第二源极以及漏极区，其中该导体形成于该第一晶体管以及该第二晶体管的源极间。
22.根据权利要求21所述的形成一半导体结构的方法更包括电性连接该第一晶体管的源极与一第一电压供应节点；以及电性连接该第二晶体管的源极与一第二电压供应节点。
23.根据权利要求20所述的形成一半导体结构的方法，其中该第二组件包括一电阻。
24.根据权利要求23所述的形成一半导体结构的方法，其中该电阻包括第一以及第二端点以使该导体形成于该晶体管漏极以及该电阻的一第一端点间，该方法更包括电性连接该第一晶体管的源极与该第一电压供应节点；以及电性连接该电阻的一第二端点与该第二电压供应节点。
25.根据权利要求20所述的形成一半导体结构的方法，其中形成该第一晶体管包括形成一栅极堆栈，该堆栈包括该栅极介电质以及该栅极电极；形成一介电层于包含有该栅极堆栈的一第一有源区上；非等向蚀刻该介电层以沿该栅极电极侧壁形成一侧壁间隔物；蚀刻部分的该半导体主体以形成邻接于该侧壁间隔物的沟槽；以及形成该第二半导体材料于该沟槽中。
26.根据权利要求25所述的形成一半导体结构的方法更包括形成一第一半导体材料层于该第二半导体材料上。
27.根据权利要求20所述的形成一半导体结构的方法，其中该第二半导体材料包括硅以及锗，其晶格常数较该第一半导体材料者大。
28.根据权利要求27所述的形成一半导体结构的方法，其中该第二导体材料包括硅、锗以及碳。
29.根据权利要求27所述的形成一半导体结构的方法，其中该锗的浓度大于10％。
30.根据权利要求20所述的形成一半导体结构的方法，其中该第二半导体材料包括硅以及碳，其晶格常数较该第一半导体材料小。
31.根据权利要求30所述的形成一半导体结构的方法，其中该第二半导体材料包括硅、锗以及碳。
32.根据权利要求31所述的形成一半导体结构的方法，其中该锗的浓度范围是0.01-0.04％。
全文摘要
本发明提供一种形成于半导体基底上的组件或电路，其中该基底包括晶格常数不同的第一、第二半导体材料。一第一晶体管，包括相对邻接于源极以及漏极区的沟道区，且至少部分的源极以及漏极区形成在第二半导体材料中以于该晶体管中形成晶格失配区(lattice－mismatched zones)。将该第一晶体管与第二组件连接以形成一电路，例如一反相器。其中，该第二组件可为第二晶体管，而该第二晶体管的导电态与第一晶体管或电阻不同。
文档编号H01L21/00GK1627519SQ20041005518
公开日2005年6月15日 申请日期2004年8月12日 优先权日2003年8月15日
发明者林俊杰, 李文钦, 杨育佳, 胡正明 申请人:台湾积体电路制造股份有限公司