专利名称：场效应晶体管、集成电路及制造方法
技术领域：
本发明涉及半导体器件及制造，更具体地说，本发明涉及高性能场效应晶体管(FET)及制造高性能FET的方法。
背景技术：
典型的半导体集成电路(IC)的设计目标是在最小功率下具有较高的性能和密度。为了使半导体电路功率消耗最小，大多数IC都以被称为CMOS的公知的互补绝缘栅极场效应晶体管(FET)技术进行制造。典型的CMOS电路驱动一个纯粹或近乎纯粹的电容负载，并包括成对的互补器件，也就是，一个与相应的p型FET(PFET)形成一对的n型FET(NFET)，通常由相同的信号控制开启。性能取决于CMOS电路可多快地对电容负载进行充放电，也就是，电路的开关速度。由于这对器件的操作参数基本上是相反的，当一个器件(例如NFET)接通并导电(简化模拟为一个闭合开关)时，另一个器件(PFET)断开，不导电(理想模拟为一个简单的开启开关)，反之亦然。当栅极相对于源极的电压值(Vgs)小于相对于其源极的某个门限电压(VT)时，开关开启，也就是，器件断开。因此，理想地，在Vgs低于VT时，NFET断开，并且在高于VT时，接通导电。类似地，当栅极电压Vgs高于VT，也就是较小的负压时，PFET断开，并且在低于VT时，接通。
例如，CMOS转换器是一个PFET和NFET对，它们串联在电源电压(Vdd)和大地(GND)之间，这两个都由相同的输入信号控制开启。电路性能就是这两个可多快地驱动相同的电容负载的测量值。在一个输入信号状态下，PFET启动或接通，将输出拉高，器件源极到漏极的电流(Isd)或者接通电流(Ionp)将负载电容充到Vdd。在相反的输入信号状态下，NFET启动或接通，将输出拉低，器件漏极到源极的电流(Ids)或接通电流(Ionn)使负载电容接地放电。通常，电路设计者通过选择器件使升高和落下的时间相等，因此，通过设计使Ion＝Ionp＝-Ionn。器件接通电流与栅极、源极和漏极电压有关，且根据这些电压值，器件可模拟为一个电压控制的电流源或者电阻器。其它类型的基本CMOS型电路(也就是，带有并联NFET和PFET的发射栅极电路和各种动态逻辑电路)也广泛地用于现代数字电路中。虽然CMOS电路的类型不同，但通过一个简单的转换电路就可遵循基本的设计和工作原理。
半导体技术和芯片制造继续朝着具有较高的电路开关频率(电路性能)和增大每个给定面积上的晶体管数目(电路密度)发展。为了在相同的面积中容入更多的功能，芯片的特征尺寸不断地减小，且相应地，供电电压也不断地减小。通常，所有其它的参数恒定，给定单元消耗的有效功率随开关频率线性增大。但遗憾的是，经不住芯片供电电压和电容负载的减小，芯片有效功率消耗量缓慢增大。另外，由于FET的性能已降低，共同被称为短沟道效应的现象明显导致了备用功率消耗快速增大。短沟道效应主要包括由于栅极长度减小而引起的晶体管VT的减小量。这种VT取决于栅极长度还被称为VT下降。因此，晶体管栅极长度的略微变化会引起晶体管门限电压VT产生相对较大的变化，并因此而引起栅极较短的晶体管产生较大的泄漏。另外，为了保持VT平稳下降，晶体管栅极绝缘层通常制得较薄。这又导致栅极泄漏或栅极诱导泄漏(也就是，栅极到沟道，栅极到源极或漏极以及栅极诱导的漏极泄漏(GIDL))增大。因此，对于晶体管栅极长度约小于100nm的电路，备用功率耗散已变得可与有效功率耗散相匹敌。
人们设计了高性能FET结构来降低VT对栅极长度的依存度，同时在规定的总体断开或泄漏电流的情况下提供最大的驱动电流。一种降低短沟道效应的措施包括薄的源极/漏极延伸部分。基本上，在晶片上构图栅极之后，进行薄的且大剂量掺杂剂的扩散注入。扩散注入形成源极/漏极延伸部分，并对于每一种器件，借助于遮蔽掩模而独立地进行。延伸部分还可在对特定类型的器件形成一个薄的偏置间隔之后进行。在进行了扩散注入之后，在FET栅极的每一端形成厚的间隔。间隔在栅极附近的区域阻碍或削弱了较高能量的深度源极/漏极掺杂剂注入，并将源极/漏极扩散区域与栅极隔离开来。然后，进行活性退火来激活延伸部分和源极/漏极掺杂剂。在活性退火过程中，注入的延伸部分掺杂剂扩散并与栅极一起形成一个重叠部分。虽然在活性退火过程中不希望掺杂剂发生过量扩散，但在栅极和源极/漏极延伸部分之间存在重叠部分是使器件适当地进行工作的需要。延伸部分/栅极重叠部分还可通过倾斜扩散掺杂来获得。因此，在深的源极/漏极区域和栅极之间形成一个浅的源极/漏极延伸部分。在活性退火之后，源极/漏极区域被硅化，从而使源极/漏极区域内的串联电阻最小。
源极/漏极硅化物的寄生串联电阻通常较小，因此，使得其对典型MOSFET总的串联电阻的贡献可被忽略不计，并且不是器件性能的一个限定因素。影响其性能的典型MOSFET器件的串联电阻是(1)源极/漏极硅化物接触电阻(位于硅化物和掺杂硅之间的)，(2)在硅化物下方的掺杂源极/漏极区域的电阻，(3)延伸部分的电阻，以及(4)延伸部分和沟道之间的扩散电阻。为了使延伸部分的电阻最小，应当将延伸部分做得很短。典型延伸部分被制成导电性基本上低于典型硅化物导电性的一个浅的掺杂区域。现代MOSFET器件中典型的延伸部分的深度约小于50nm，并且可能是10nm。将栅极边缘和硅化区域隔离开的典型的总体间隔厚度是从在高级NFET器件中的大约300到在典型NFET和PFET器件中的大约600。由于相对较低的导电性和相对较浅的深度的综合影响，延伸部分可产生基本串联的电阻，从而阻碍电流流过晶体管。为此，延伸部分制得尽可能的短。
典型的硅化过程首先将金属例如Ni、Co或Ti淀积到一个清洁的源极/漏极表面上，然后对晶片进行加热使金属和硅发生反应。通过针对硅化物进行选择的强酸(例如硫酸)溶液可很容易地将未发生反应的金属去除掉。该技术的问题是，由于与相互混合硅和金属原子有关的扩散过程所具有的基本上各向同性的特性，硅化物形成在间隔的下方。另外，由于在由理想的各向同性扩散过程所限定的边界之外硅化物“钉入”到硅中，因此，硅化物/硅界面通常很不均匀。由于存在各种因素增大间隔下方硅化物的生长，因此，硅化物的侧向“粗糙度”相当大。这种增大硅化物生长的例子包括硅化物沿一定的晶体取向优先生长、硅化物在局部应力区域优先生长、和/或硅化物在硅晶体缺陷高集中度的区域优先生长。这些因素表明，具有较大的可能，硅化物会突破穿过高掺杂的源极/漏极和延伸区域并直接与沟道或晶体管本体相接触，从而实际上降低了晶体管的性能并增大了泄漏和功率消耗。由于沟道中具有相对较低的沟道载流子密度以及形成宽广的肖特基(Schottky)势垒，因此，如果硅化物直接与晶体管沟道相接触，硅化物和沟道之间的有效接触电阻将变得很大。另外，如果硅化物直接与晶体管本体相接触，形成的肖特基(Schottky)二极管的势垒高度基本上小于产生较大泄漏和较大电路功率消耗的典型p-n结的势垒高度。
如果将用于使硅化区域与栅极隔离开的间隔厚度充分增大到使硅化物直接与晶体管沟道和本体相接触的可能性较低，那么延伸部分的串联电阻就会增大。较大的延伸部分电阻会减小器件的电流并增大了降低电路性能的负载电容的充电电阻。因此，加重了对外部串联器件电阻的敏感度。
特别希望在硅化物和沟道之间具有非常薄(～10-100)的高掺杂区域。这种薄的高掺杂区域会将硅化物的接触电阻降低到正常的水平，并可忽略延伸部分的电阻。但遗憾的是，由于硅化物突破并穿过掺杂层，因此，不能在区域硅化物和晶体管沟道之间获得如此超薄的掺杂层。
因此需要减小源极/漏极延伸部分的电阻，特别是将硅化物/硅界面的粗糙度减到最小，并防止出现基于硅化物的电短路。
发明内容
本发明的目的是提高短沟道场效应晶体管(FET)的性能；本发明的另一个目的是减小短沟道FET的串联电阻；
本发明的又一个目的是在不增大器件寄生电容的情况下减小短沟道FET中的串联电阻。
本发明涉及一种场效应晶体管(FET)，包括该FET的集成电路(IC)芯片和制造这种FET的方法。该FET具有一个器件沟道、一个位于器件沟道上方的栅极以及一个位于薄沟道的所述每一端处的掺杂的源极/漏极延伸部分。一部分低电阻材料层(例如硅化物层)设置在源极/漏极延伸部分上。在掺杂延伸部分上的部分侧向直接与掺杂的源极/漏极延伸部分相接触。栅极上的任何低电阻材料层与源极/漏极延伸部分上的低电阻材料部分隔离开。
本发明前述的和其它的目的、特点以及优点可从下面结合附图对本发明优选实施例所进行的详细描述中得到更好的了解，其中图1是根据本发明优选实施例与侧向薄的伸出部分形成场效应晶体管(FET)的步骤的流程图；图2A-G是在半导体基片上与侧向薄的伸出部分形成FET的器件区域的横截面图。
具体实施例方式
如图所示，图1是根据本发明优选实施例与侧向薄的伸出部分形成场效应晶体管(FET)的步骤流程图例100。首先，在步骤102中，当栅极电极在半导体基片上进行构图时，开始器件的限定。最好，半导体基片是硅基的，(例如，包括Si、SiGe、SiC、SiGeC的硅、硅合金或其组合)，但也可采用其它任何适当的半导体材料，包括但不限于GaAs、InAs、InP或其它的III/V化合物半导体。半导体基片还可包括一个多层的结构，其中，至少其顶层是半导体。图示实施例的多层基片结构例如包括Si/SiGe、位于绝缘体上硅(SOI)或位于绝缘体上SiGe(SGOI)。半导体基片还包括位于半导体材料表面上的栅极电介质和位于栅极电极上的栅极电极材料(或栅极材料)。半导体材料还可包括各种有用的结构例如存储单元、隔离结构(例如隔离沟)、掺杂剂阱、局部应力区域、三维晶体管结构例如翅片和支柱、以及埋置的触点和互连。
利用适当的的形成步骤例如淀积电介质、热氧化、氮化或氮氧化，在半导体材料的表面上形成栅极电介质。前述过程的组合也可用于形成栅极电介质。栅极电介质是一种绝缘材料，其包括氧化物、氮化物、氮氧化物或其任意的组合。在本发明中可用作栅极电介质的优选绝缘材料是氮化的SiO2或氮氧化物。虽然优选使用氮化的SiO2或氮氧化物作为栅极电介质材料，但本发明也可考虑使用比氮化SiO2具有较高介电常数k的绝缘材料也就是电介质。例如，栅极电介质可包括氮氧化物-氮化物叠层、纯氮化物、高k氧化物或氮氧化物或相应的硅酸盐例如Al2O3、HfO2、HfOxNy、HfSixOyNz。栅极电介质的实际厚度可以是变化的，但通常栅极电介质的厚度大约是0.5-20nm，最好大约是1.0-3.0nm。
最好，栅极材料是掺杂的多晶硅。但是，栅极电极或栅极是任何适当的导电材料，例如硅-锗(SiGex)或硅-碳(SiCx)这样的掺杂硅合金和/或包括元素金属(W、Ta、Mo、Ti、Re、Ir、Al等)、金属硅化物(CoSix、NiSix、WSix、TiSix)、金属氮化物(WN、TaN、TiN)及其合金在内的其它导电材料。栅极电极材料可以是晶态、多晶态或非晶态的形式，并可包括多层的各种导电材料。
栅极电极材料被构图形成窄的晶体管栅极。正如这里所称的那样，窄的栅极表示栅极的最小几何特征。构图步骤通常是利用已知的光刻技术来实现。通常采用反应离子蚀刻(RIE)来完成光刻图形向栅极的转移。对特选的栅极绝缘体有选择性的RIE停止在其上。在栅极蚀刻之后，在每个栅极的任意一端设置一个薄的隔离物(最好是氮化硅和/或氧化硅)。首先通过热氧化、氮化或已知的淀积方法形成一个保形的材料层，然后进行定向RIE蚀刻，从而形成隔离物。可供选择的是，利用晕圈掺杂和任何的退火过程来形成晕圈区域。
其次，在步骤104中，采用各向同性和各向异性蚀刻的适当组合方式有选择地对基片的表面进行蚀刻，以便将半导体基片表面的裸露部分，也就是在栅极下位于栅极电介质与基片之间界面下方不受栅极电极和相邻隔离物保护的区域置于凹处。因此，最好，局部蚀刻在原始表面下方形成30到大约700的凹槽，且最好是30到大约300。一旦形成凹槽，就可通过半导体蚀刻有选择地对半导体基片表面进行底切，从而在栅极电极边缘与蚀刻的基片表面之间形成一个小的重叠部分(最好，重叠部分为10-30)。然后，在步骤106中，通过已知的掺杂技术(例如气相掺杂)对凹入的半导体表面附近的一个薄的半导体层(＜100)进行掺杂，以便形成覆盖栅极电极边缘10-30的薄(＜100)的侧向掺杂延伸部分。可替代地，有选择地淀积一个薄的外延层，并最好是通过原位掺杂对其进行掺杂，从而侧向形成覆盖栅极电极边缘10-30的薄(＜100)的掺杂延伸部分。特别是，掺杂的侧向延伸层应当制成基本上比硅化物半导体Schottky二极管的耗尽层宽度(这种二极管的耗尽层宽度通常大约为10)厚，以便于将接触电阻减小到一个可接受的水平。因此，掺杂的薄的侧向延伸部分的优选厚度范围大约为10-100。
在步骤108中，硅化物层(硅化物最好是选自钨(W)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)或铒(Er)硅化物，且更为优选的是WSi、NiSi或CoSi)是均匀形成的，例如均匀淀积的，并与掺杂半导体层形成光滑界面。在形成侧向薄的延伸部分的薄掺杂区域之后，可执行一个任选的掺杂剂掺杂步骤，以便增大源极/漏极区域中掺杂区域的深度。该任选的掺杂步骤的目的是减小从硅化物向侧向薄的延伸部分流动的电流的阻力。另外，在进行任选的掺杂之前和/或之后，可进行一个任选的退火或组合退火过程，以便进一步激活侧向薄的延伸部分和掺杂层中的掺杂剂，并修复由掺杂引起的任何损伤。可在小于几毫秒的极短时间且最好是几百微秒的时间内进行任选的活化退火，以避免掺杂剂发生过度扩散。这种时间极短的活化退火在本领域中象激光或快速加热退火一样都是公知的。另外，可在一个标准的快速热处理(RTP)反应器中以相对较低的温度进行任选的掺杂损伤修复退火，以避免掺杂剂发生过度的扩散。
在下面的处理步骤110-116中，从栅极侧壁和用于避免发生短路的隔离区域上将硅化物层除去。因此，在步骤110中，在晶片上淀积一个非保形的膜，从而使垂直壁上的膜基本上比水平表面上的膜要薄。这种非保形淀积的一个例子是由硅烷(SiH4)和氧(O2)基等离子进行的氧化硅高密度等离子(HDP)淀积。HDP离子向基片加速，增大水平表面上的氧化物淀积速率。另一个非保形淀积的例子是各种聚合物例如抗反射涂层(ARC)材料和光致抗蚀剂以及玻璃丝的旋转淀积技术。在非保形淀积步骤之后，通常需要进行少量的各向同性蚀刻，以便将任何淀积在栅极侧壁上的材料去除掉。在SiO2非保形HDP淀积的情况下，在氢氟酸溶液中进行各向同性蚀刻。选择蚀刻的持续时间，以便将所有的氧化物从栅极侧壁上去除掉，同时在所有的水平表面上留下一个厚的氧化物层。然后，在步骤112中，将裸露的垂直部分的硅化物去除掉，例如以大的各向同性分量利用干式蚀刻将其蚀刻掉，例如，只留下位于从沟道延伸的源极/漏极延伸部分上的硅化物的水平部分。为便于从栅极侧壁上除去硅化物，通过大离子(例如As+、Xe+、Ar+、Si+和Ge+)的大剂量倾斜掺杂来可选择地破坏硅化物。对于覆盖水平表面的非保形材料来说，硅化物的去除过程可以是有选择的或者是无选择的。在无选择的硅化物去除过程的情况下，覆盖水平表面的非保形材料的厚度应当大于硅化物的厚度。在步骤114中，去除掉剩余的非保形膜，将硅化物留在延伸部分和栅极上。然后，在步骤116中，利用已知的光刻技术遮蔽住硅化物，并利用定向反应离子蚀刻(RIE)从隔离区域将硅化物去除掉。残留在器件栅极和源极/漏极延伸部分上的硅化物为后面的金属化步骤提供了触点。
最后，在步骤118中，继续进行器件处理过程，经典型的半导体制造中线(MOL)和后端线(BEOL)处理步骤而形成集成电路(IC)芯片。最好，MOL和BEOL处理过程在低温下进行，以避免硅化物层和侧向薄的掺杂延伸部分之间发生不可控制的反应。例如，在高级CMOS制造过程中，可在大约400℃或以下的温度下进行全部的MOL和BEOL过程，这一温度是一个足够低的温度，可避免硅化物和掺杂的延伸部分之间产生不合乎要求和不可控制的反应。而且，如果在这样低的温度(例如400℃或400℃以下的温度)下进行MOL和BEOL的全部热处理过程，可用金属层来代替硅化物层。还可用硅化物和其它金属层的组合来代替上述的硅化物层。因此，可将任何的高导电层设置在侧向薄的延伸部分附近，以便于该层可呈现出金属类型的导电性，且Fermi能量约大于0.3eV。相反，高掺杂半导体的Fermi能量通常低于0.1eV。具有金属式导电性的材料包括元素金属(例如，W、Co、Ti、Re、Ir等)和一些金属化合物例如金属氮化物(例如，WN、TiN、TaN等)、金属碳化物、金属硼化物和各种金属的三元和四元化合物。
通常，MOL处理步骤可包括去除薄的隔离物；在栅极周围形成另外的隔离物；利用相同或不同形式的低电阻材料(例如硅化物)形成离开栅极的附加导电区域；在整个晶体管结构周围形成绝缘和封闭的衬层；以及各种栅极更新方案。虽然这些MOL处理步骤可显著地改变隔离物的结构、栅极的组分和源极/漏极的结构，优选实施例的具有相邻的高导电材料和附属的晶体管沟道的薄源极/漏极延伸部分基本保持相同。
图2A-G示出了根据图1所示的例子100在具有位于半导体基片122上的侧向薄的延伸部分的器件区域120的横截面中形成单个器件的一个例子。在步骤102中，对于一个大的基片，例如，形成阱和隔离区域来限定器件区域120。利用氧化、氮化或氮氧化将5-50厚的栅极绝缘层124最好是氧化物或氮氧化物热形成于半导体基片122上。可供选择的是，栅极绝缘体124可以是高k材料，例如利用化学气相淀积(CVD)、等离子辅助CVD、原子层CVD(ALCVD)、汽化或化学溶液淀积而形成于半导体基片122上的锆(ZrO2)、铝(Al2O3)或铪(HfO2)的氧化物。其次，通过利用任何适当的淀积技术例如CVD、等离子辅助CVD、汽化、镀覆、化学溶液淀积而淀积一个300-1500厚的栅极材料层。最好，栅极材料为多晶硅或非晶硅。可供选择的是，栅极材料可以是金属或金属硅化物。在形成栅极材料层之后，对栅极126构图，例如，淀积光致抗蚀剂，光刻构图光致抗蚀剂和对栅极材料层进行蚀刻穿过栅极绝缘层124而到达半导体基片122的表面。最好，通过适当的普通干式蚀刻工艺例如反应离子蚀刻(RIE)或等离子蚀刻对栅极材料层进行干式蚀刻。在确定栅极126之后，例如通过CVD或等离子辅助CVD保形地淀积一个10-100的侧壁间隔，最好是一个均匀厚度的氮化物层。可供选择的是，侧壁间隔可以是一个氧化物层或氮化物与氧化物组合的层。然后，通过利用普通的干式蚀刻工艺例如RIE或等离子蚀刻对侧壁间隔进行各向异性蚀刻，以便于除去侧壁间隔的水平部分，而在栅极126的两个相对侧留下10-100宽的侧壁隔离物128。
应当注意，基本上等同地以任何的次序形成具有相同的器件端子和特定器件类型的适当掺杂剂物掺杂的区域的n型FET(NFET)和p型FET(PFET)。在一个掺杂步骤中，利用晕圈掺杂在器件区域掺杂入特定的掺杂剂，以便于控制器件短沟道的VT衰减。其它的器件掺杂步骤包括阱定界掺杂，阱定界掺杂包括VT调节掺杂和任选的深度源极漏极掺杂。可供选择的是，在形成侧壁隔离物128之前可进行晕圈掺杂。最好并根据器件的类型，在10-30°的倾角下以1-100KeV的晕圈能量掺杂1013-1014/cm2剂量的砷(As)、硼(B)、二氟化硼(BF2)或磷(P)。最好，在900-1410℃，通过50微秒-10秒(50μs-10s)的退火来激活晕圈掺杂剂，从而完成步骤102。
其次，在步骤104中，如上所述通过有选择地对半导体基片122的表面进行蚀刻来形成凹陷区域130。采用适当的各向同性和各向异性蚀刻的组合将半导体基片表面的裸露部分，也就是在栅极下位于栅极电介质与基片之间界面下方不受栅极电极126和相邻隔离物保护的区域置于凹处。一旦形成凹槽，就可通过半导体蚀刻有选择地对半导体基片表面进行底切，从而在栅极电极边缘与蚀刻的基片表面之间形成一个小的重叠部分(最好，重叠部分为10-30)。
可替代地，如果半导体基片122的表面是单晶半导体(例如硅)，在表面凹入步骤104之前，表面转化为一个薄的非晶层。在一个实施例中，在1-50KeV下通过将1014-1016/cm2剂量的大离子(例如，As+、Xe+、Ar+、Si+和Ge+)掺杂到表面中来使硅表面非晶化。首先，例如，通过贫化的氢氟酸来剥去裸露栅极的绝缘层。然后，利用对底层晶体硅基片122和栅极绝缘层124有选择的蚀刻剂将底层的非晶硅腐蚀掉。通过蚀刻在栅极126的任何一侧形成凹入区域130，并侵蚀到栅极126的下方。在这种预先非晶化后再对非晶化的层进行有选择的蚀刻，以便对凹处进行精确的控制。可供选择的是，一旦形成凹陷，就可通过半导体蚀刻对半导体基片表面进行底切，从而在栅极电极边缘与蚀刻的基片表面之间形成一个小的重叠部分(最好，重叠部分为10-30)。这种明显的底切过程可利用非常缓慢的各向同性半导体蚀刻对半导体进行侧向底切。另外，可利用以不同速度对不同半导体晶面进行蚀刻的半导体蚀刻来使某个晶面(例如，硅晶体的(111)平面)露出，该晶面在这种缓慢蚀刻平面和基片表面之间具有小于90°的角度。这种依赖于晶体平面的底切的另一个优点是(111)硅平面比其它晶面可更稳定地抵御表面氧化硅的形成。由于会影响掺杂和外延生长过程，因此，非常不希望在凹入的和任意底切的半导体表面上存在天然氧化物。
在形成凹入区域130之后，可直接在基片的裸露水平表面下方形成源极/漏极区域。这种任选的掺杂的目的是减小从硅化物流向侧向薄的延伸部分的电流阻力。另外，在任选的掺杂之前和/或之后，可进行任选的退火或组合退火过程，以便进一步激活侧向薄的延伸部分和掺杂层中的掺杂剂，并修复由掺杂引起的任何损伤。可在小于几毫秒的极短时间且最好是几百微秒的时间内进行任选的活化退火，以避免掺杂剂发生过度扩散。这种时间极短的活化退火在本领域中象激光或快速加热退火一样都是公知的。另外，可在一个标准的快速热处理(RTP)反应器中以相对较低的温度进行任选的掺杂损伤修复退火，以避免掺杂剂发生过度的扩散。
其次，如图2C所示，在步骤106中，通过已知的掺杂技术(例如气相掺杂)对凹入的半导体表面附近的一个薄的半导体层(＜100)进行掺杂，以便形成覆盖栅极电极边缘10-30的薄(＜100)的侧向掺杂延伸部分。在一个实施例中，在气体环境中，通过用于n型As的P掺杂气体例如砷化三氢(AsH3)和磷化氢(PH3)以及用于p型硼的N掺杂乙硼烷(B2H6)气体进行气相掺杂步骤。气相掺杂过程的温度通常大约为500-1100℃。根据所需的扩散长度，气相掺杂过程的持续时间通常大约为1秒-大约1小时。通常，人们选择相对较高的处理温度和较短的处理时间，以便将高浓度的掺杂剂(＞5*1019cm-3)掺入到具有尖锐形状的薄的表层中。在进行气相掺杂之前，对半导体表面进行清洁，以便去除掉存在于裸露表面上的任何物质(例如，在硅半导体情况下是天然氧化物)。清洁步骤可包括氢氟酸湿式清洁、带有易除去吸收剂步骤的半导体表面钝化和/或在还原环境(例如H2)中减压进行的现场焙烧。由于处理温度较高，因此，在该步骤中不能使用通常的光致抗蚀剂(PR)遮蔽掩模来有选择地将不同类型的掺杂剂掺入到NFET和PFET中。必需采用可承受较高处理温度的硬掩模来有选择地将掺杂剂掺入到各种类型的器件中。在一个实施例中，首先将一个与隔离物材料类似的薄的氮化硅层布置到整个基片上。然后，PR掩模露出所需的区域并遮蔽住其它区域。然后执行定向RIE步骤，从而在露出的区域中形成一个薄的栅极间隔，同时将PR留在其它区域中。在除去PR之后，选定的器件具有一个带有裸露水平半导体表面的薄的栅极间隔，而其它器件由硬的掩模遮盖。余下的处理是如上所述在选定的器件中形成侧向薄的延伸部分。
可替代地，在步骤106中，在裸露的硅和氧化物表面上有选择地现场生成一个薄的(＜100)掺杂外延(例如掺杂的硅)层，以便形成器件的延伸区域132和上栅极表层134。如上所述利用硬掩模法可反复进行外延生长，从而对于各种不同的器件(例如NFET和PFET)形成不同类型的延伸部分。在多个连续的外延生长步骤的情况下，进行对隔离物/硬掩模材料选择的外延生长，以便在硬掩模上不形成硅。有选择的硅的外延生长在现有技术中是公知的。最好，在适当的掺杂剂气体例如用于p型硼掺杂剂的乙硼烷(B2H6)气体或用于n型磷化氢和/或砷化三氢掺杂剂的磷化氢(PH3)或砷化三氢(AsH3)气体下，并在400-900℃的温度下，由四氯化硅或硅烷(SiH4)气体混合物生长成薄的掺杂外延层。另外，代替四氯化硅，生长源可以是二氯甲硅烷和盐酸的混合物。因此，例如对于一个典型的CMOSIC，可利用硬的掩模对PFET器件区域进行遮蔽，并在NFET延伸区域132中和NFET栅极134的上表面上进行现场的n型掺杂外延生长，然后，利用硬的掩模对NFET器件进行遮蔽，并在PFET延伸区域132中和PFET栅极134的上表面上进行类似的现场p型掺杂外延生长。因此，首先在该实施例中，在晶片上形成一个硬的掩模层例如氧化物层或氮化物层，且PFET器件区域受到遮蔽，平板印刷除去硬的掩模材料并露出NFET区域。然后，在NFET延伸区域132和上栅极表面134上进行现场n+掺杂外延生长。除去硬的掩模并形成和遮蔽另一个硬的掩模层，从而去除掉硬的掩模材料并露出PFET区域。在PFET延伸区域132和上栅极表面134上进行现场的p+掺杂外延生长，并任意地去除掉其余的硬掩模材料。这种掩模的一个例子是一个氮化硅薄层。利用加热的磷酸溶液可容易且有选择地对这种硬的掩模进行蚀刻。当然，应当理解，首先可形成PFET，然后形成NFET。
另外，可在步骤106中例如以现有技术中公知的固体源掺杂对器件延伸区域132和栅极上表面134进行掺杂。在步骤104中，在对硅进行蚀刻之后，可选择淀积掺杂氧化物膜(首先是n掺杂，然后是p掺杂或反之)，并利用RTP或激光/快速加热退火系统进行退火。退火的热量设定得应使横向结的深度小于100，且最好是10-100。在RTA之后，利用氢氟酸溶液有选择地去除掉掺杂的氧化物膜。另外，通过离子掺杂和激光退火、低能量倾斜掺杂到氧化物中和从氧化物中向外扩散或者通过非常低能量的倾斜掺杂和非常短暂的退火可形成延伸部分。
在图2D中，继续步骤108，如上所述，采用适当的淀积技术例如CVD淀积一个低电阻的硅化物层136，硅化物最好是选自W、Co、Ni、Ti、Pt或Er硅化物，并最好是WSi、NiSi或CoSi，从而在晶片上均匀地形成一个10-500的厚层。硅化物层136与器件延伸区域132和栅极上表面134一起形成一个用于上(随后形成的)金属平面(未示出)的低电阻触点。
其次，如上述步骤110所述且如图2E所示，例如利用HDP淀积，在晶片上非保形地淀积一个100-1000的掩模(氧化物)层或膜138。将任何形成在硅化物层136的垂直表面上的膜138蚀刻掉。因此，硅化物层136沿栅极126的侧面的部分基本上没有膜138并且是裸露的，而器件延伸区域132和栅极上表面134上的水平部分仍被膜138覆盖着。
如上述步骤112-116所述且如图2F和2G所示，去除掉裸露部分的硅化物层136，以便重新露出氮化物侧壁间隔128。而且，位于间隔128顶部的栅极硅化物140已经与位于间隔底部的源极/漏极延伸硅化物142分离/隔离开。如果栅极间隔表面的材料不是氧化物，如图2G所示，就可以如上述步骤114所述将膜138去除掉，从而露出栅极硅化物140和源极/漏极延伸硅化物142，源极/漏极延伸硅化物142形成后续金属化所用的触点。另外，如果栅极间隔表面的材料是氧化物，就跳过步骤114并将膜138留在原位。最后，如上述步骤116所述，将过量的水平硅化物(位示出)从隔离区域去除掉。然后，在步骤118中，利用适当的半导体制造MOL和BEOL处理步骤通过典型的IC芯片使器件处理继续进行金属化和平稳化。
最好，淀积的硅化物可保证得到一个均匀光滑的硅化物/硅界面，从而避免在间隔或栅极电极下方形成不可控制的硅化物以及硅化物进入到硅中。这可避免硅化物另外穿透掺杂的薄侧向延伸部分。另一个优点是，由于硅化物和半导体掺杂层之间的边界通过用于优选实施例器件的蚀刻和淀积步骤进行固定，而且形成的硅化物/硅界面比先前更靠近器件的结，也就是，硅化物/硅界面与横向结的距离大约为10-100，因此，延伸部分的电阻最小。
另外，在半导体中，高掺杂延伸层可制得薄于电荷载流子的deBroglie波长(例如，在室温下，硅中的电子德布罗意(de Broglie)波长大约为170)。由于在这种小的特定规模下带电载流子(电子或空穴)所具有的波特性，一部分硅化物载流子的波函数可通过延伸部分耦合到晶体管沟道中。这种波函数耦合还可被解释为通过这种薄的延伸部分将硅化物载流子注入到晶体管沟道中，而不与半导体晶格相互作用，并且极少或没有发生散射。由于硅化物载流子具有大的“费米”(Fermi)动量，或者换句话说，以特定的“费米”(Fermi)速度运动，这种动量从硅化物进入到沟道中，从而可通过晶体管产生较大的电荷迁移率，或者等效地产生较大的“接通”电流。这种动量的进入只可能发生在小于半导体载流子de Broglie波长的非常小的距离处。
上面虽然已通过优选实施例对本发明进行了描述，但本领域技术人员会认识到，在本发明权利要求书的范围内，本发明还可做出多种的变型。
权利要求
1.一种场效应晶体管(FET)，其包括一个器件沟道；一个设置在所述器件沟道上方的栅极；一个位于所述薄沟道的所述每一端处的掺杂延伸部分，所述掺杂延伸部分为源极/漏极延伸部分；以及设置在所述栅极和所述源极/漏极延伸部分上的低电阻材料层部分，侧向延伸部分接触的所述部分直接与所述源极/漏极延伸部分相接触，位于所述栅极上的栅极的所述部分与所述侧向延伸部分的接触部分隔离开。
2.根据权利要求1所述的FET，其中，每个所述源极/漏极延伸部分的侧向厚度小于100。
3.根据权利要求2所述的FET，其中，所述低电阻材料层为硅化物层。
4.根据权利要求3所述的FET，其中，所述器件沟道为硅，所述源极/漏极延伸部分为掺杂的硅层。
5.根据权利要求4所述的FET，其中，所述栅极包括多晶硅。
6.根据权利要求2所述的FET，其中，所述FET是p型FET(PFET)。
7.根据权利要求2所述的FET，其中，所述FET是n型FET(NFET)。
8.根据权利要求2所述的FET，其中，所述FET是位于半导体基片上的多个所述FET中的一个，所述多个中的一个是p型FET(PFET)，剩余的一个是n型FET(NFET)。
9.根据权利要求8所述的FET，其中，所述半导体基片是绝缘体上硅(SOI)基片。
10.根据权利要求8所述的FET，其中，所述半导体基片是整体硅基片。
11.根据权利要求4所述的FET，其中，所述硅化物与所述掺杂的外延层形成一个光滑的硅化物/硅界面。
12.根据权利要求11所述的FET，其中，光滑的硅化物/硅界面的粗糙度小于100。
13.根据权利要求4所述的FET，其中，所述源极/漏极延伸部分侧向形成于一个倾斜的遵循硅晶体(111)晶面的底切部分。
14.根据权利要求2所述的FET，其中，所述硅化物是材料选自由钨的硅化物(WSi)、钴的硅化物(CoSi)、镍的硅化物(NiSi)、钛的硅化物(TiSi)、铂的硅化物(PtSi)和铒的硅化物(ErSi)组成的材料组的硅化物。
15.根据权利要求14所述的FET，其中，所述硅化物是选自由WSi、NiSi和CoSi组成的金属组。
16.根据权利要求2所述的FET，其中，所述低电阻材料层包括选自由钨、钴、镍、钛、铂和铒组成的金属组的金属。
17.一种包括多个设置在半导体基片上的场效应晶体管(FET)的集成电路(IC)，每个所述FET包括一个器件沟道；一个设置在所述器件沟道上方的栅极；一个厚度小于100并设置在所述薄沟道的所述每一端处的源极/漏极延伸部分；以及一个与相应的所述源极/漏极延伸部分直接接触并与其一起形成一个光滑的界面的低电阻材料层部分。
18.根据权利要求17所述的IC，其中，所述低电阻材料层为硅化物层。
19.根据权利要求18所述的IC，其中，每个所述器件沟道为硅，每个所述栅极为多晶硅，每个源极/漏极延伸部分为掺杂的硅。
20.根据权利要求19所述的IC，其中，所述多个FET包括一起连接在一个电路中的多个p型FET(PFET)和多个n型FET(NFET)。
21.根据权利要求20所述的IC，其中，所述半导体基片是位于绝缘体上硅(SOI)基片。
22.根据权利要求20所述的IC，其中，所述半导体基片是整体硅基片。
23.根据权利要求19所述的IC，其中，光滑的硅化物/硅界面的粗糙度小于100，因此，所述相应的源极/漏极延伸部分不会有硅化物掺入。
24.根据权利要求23所述的IC，其中，所述源极/漏极延伸部分侧向形成于一个倾斜的遵循硅晶体(111)晶面的底切部分。
25.根据权利要求18所述的IC，其中，所述硅化物是材料选自由钨的硅化物(WSi)、钴的硅化物(CoSi)、镍的硅化物(NiSi)、钛的硅化物(TiSi)、铂的硅化物(PtSi)和铒的硅化物(ErSi)组成的材料组的硅化物。
26.根据权利要求25所述的IC，其中，所述硅化物是选自由WSi、NiSi和CoSi组成的金属组。
27.根据权利要求17所述的IC，其中，所述低电阻材料层包括选自由钨、钴、镍、钛、铂和铒组成的金属组的金属。
28.一种在半导体基片上形成集成电路(IC)的方法，所述方法包括以下的步骤a)在源极/漏极区域对半导体表面进行蚀刻；b)在蚀刻的所述源极/漏极区域形成源极/漏极延伸部分；c)在所述半导体表面上形成低电阻层，所述低电阻层形成于每个所述源极/漏极延伸部分上；d)有选择地去除所述低电阻层的垂直部分，将所述低电阻层从器件的栅极侧壁上去除掉，并保留在器件的栅极和每个所述源极/漏极延伸部分上。
29.根据权利要求28所述的形成IC的方法，其中，在蚀刻步骤(a)之前，形成器件的栅极包括以下的步骤a1)在所述半导体表面上形成栅极电介质层；a2)将栅极材料层淀积在所述栅极电介质层上；a3)对所述栅极材料层和所述栅极电介质层构图，在栅极电介质上形成栅极；a4)沿栅极侧壁形成间隔，所述间隔小于100。
30.根据权利要求28所述的形成IC的方法，其中，半导体表面是硅表面，蚀刻步骤(a)在一个倾斜的遵循硅(111)晶面的底切部分中蚀刻到所述硅表面中。
31.根据权利要求28所述的形成IC的方法，其中，半导体表面是一个SOI晶片上的硅表面，蚀刻步骤(a)蚀刻到所述硅表面中并到达底部绝缘层。
32.根据权利要求28所述的形成IC的方法，其中，半导体表面是硅晶片的表面，蚀刻步骤(a)包括将硅表面转化成非晶硅并去除掉所述非晶硅。
33.根据权利要求32所述的形成IC的方法，其中，将硅表面转化成非晶硅包括将1014-1015/cm2剂量的大离子在1-50KeV下掺杂到所述硅表面中，所述大离子的原子数至少是硅的原子数。
34.根据权利要求33所述的形成IC的方法，其中，所述大离子是材料选自由砷(As+)、氙(Xe+)、氩(Ar+)、硅(Si+)和锗(Ge+)组成的材料组的离子。
35.根据权利要求28所述的形成IC的方法，其中，在步骤(c)中形成源极/漏极延伸部分包括淀积一个原位掺杂的硅层，形成原位掺杂的硅层包括以下的步骤i)在为第一器件类型而限定的所述器件区域上方形成一个掩模；ii)有选择地淀积原位掺杂的硅，为第二器件类型而进行掺杂；iii)在为所述第二器件类型而限定的所述器件区域的上方形成一个掩模；iv)有选择地淀积原位掺杂的硅，为所述第一器件类型进行掺杂。
36.根据权利要求28所述的形成IC的方法，其中，在步骤(c)中形成源极/漏极延伸部分包括以下的步骤i)在所述蚀刻半导体表面上有选择地淀积一个第一掺杂氧化物，为第一器件类型进行掺杂；ii)在所述蚀刻半导体表面上有选择地淀积一个第二掺杂氧化物，为第二器件类型进行掺杂；以及iii)通过快速热退火进行退火，以便于横向结的深度小于100。
37.根据权利要求28所述的形成IC的方法，其中，低电阻层是硅化物层，且有选择地形成硅化物层的步骤(d)包括以下的步骤i)在所述半导体基片上形成硅化物层；ii)在所述硅化物层上形成一个非保形的掩模层；iii)从垂直的硅化物层表面去除掉部分的所述掩模层；iv)去除掉所述硅化物层的裸露部分。
38.根据权利要求37所述的形成IC的方法，其中，利用化学气相淀积(CVD)淀积所述硅化物层，以便在250-500℃的温度下淀积一个50-500厚的硅化物层。
39.根据权利要求28所述的形成IC的方法，其中，低电阻层是金属层，且有选择地形成金属层的步骤(d)包括以下的步骤i)在所述半导体基片上形成金属层；ii)在所述金属层上形成一个非保形的掩模层；iii)从垂直的金属层表面去除掉部分的所述掩模层；以及iv)去除掉所述金属层的裸露部分。
40.根据权利要求28所述的形成IC的方法，其中还包括以下的步骤f)去除掉过量的所述低电阻层材料。
全文摘要
本发明涉及一种场效应晶体管(FET)，包括该FET的集成电路(IC)芯片和制造这种FET的方法。该FET具有一个器件沟道、一个位于器件沟道上方的栅极以及一个位于薄沟道的所述每一端处的掺杂的源极/漏极延伸部分。一部分低电阻材料层(例如硅化物层)设置在源极/漏极延伸部分上。在掺杂延伸部分上的部分侧向直接与掺杂的源极/漏极延伸部分相接触。栅极上的任何低电阻材料层与源极/漏极延伸部分上的低电阻材料部分隔离开。
文档编号H01L21/8238GK1624930SQ200410086119
公开日2005年6月8日 申请日期2004年10月19日 优先权日2003年10月24日
发明者小西里尔·卡伯拉尔, 欧麦·H·多库玛斯, 奥莱格·格鲁斯切科夫 申请人:国际商业机器公司