专利名称：具有自对准栅导电层的非易失性半导体存储器及其制造方法
技术领域：
本发明涉及非易失性半导体存储器件及其形成方法。更具体，本发明涉及具有自对准层的非易失性半导体存储器件及其制造方法。
背景技术：
通常，通过在半导体衬底中形成限定多个有源区的场隔离层制造金属氧化物半导体场效应晶体管(MOSFET)。通常使用浅沟槽隔离(STI)技术形成场隔离层。当使用STI技术时，在半导体衬底上形成沟槽掩模图形。然后在各向异性刻蚀工序中使用沟槽掩模图形作为蚀刻掩模，以在半导体衬底处形成沟槽，然后填充沟槽以形成场隔离层。
在形成非易失性存储器的情况下，跨越各个有源区形成控制栅电极(或栅电极)，其下有浮栅电极。用于形成浮栅电极的工序通常包括两个构图工序。第一构图工序采用平行于有源区蔓延的掩模图形。第二构图工序使用在可以用来形成栅电极的有源区的垂直方向中蔓延的掩模图形。
但是，使用在有源区的平行方向中蔓延的掩模图形的构图工序需要附加的掩模图形。因此，为了形成浮栅电极，应该附加地执行光刻工序。在该光刻工序中，工艺参数如浮栅电极重叠场隔离层的每个边缘的宽度和“重叠对称性”(即，浮栅电极与场隔离层重叠的对称性)被严格地控制。但是，随着半导体器件变得更高度地集成，精确地控制这些工艺参数变得困难，以及光刻工序的成本可能较高。
发明内容
本发明的实施例提供具有自对准栅导电层的半导体器件及制造这种器件的方法。在本发明的某些实施例中，在半导体衬底上形成多个场隔离图形，以在半导体衬底中限定多个有源区。然后增加场隔离图形的密度。在各个有源区上形成多个栅绝缘图形。然后在各个栅绝缘图形上形成多个第一导电图形。
在本发明的具体实施例中，可以使用热退火工艺实现场隔离图形的密度增加。例如，可以在约5分钟至约1小时的时间范围内从约500摄氏度至约900摄氏度的范围中的一种或多种温度下热退火场隔离图形。热退火工序的时间温度和/或长度可以被选择，以保证在氧化层的后续去除过程中场隔离图形没有被过度地凹陷。
在本发明的某些实施例中，可以在第一导电图形的至少某些的侧壁上提供第一和第二导电隔片。可以通过在形成第一导电图形之后刻蚀场隔离图形来形成这些第一和第二导电隔片，以形成多个间隙区，间隙区在相邻的第一导电图形之间。然后，至少可以在第一导电图形上和间隙区的侧壁上形成导电层，以便至少部分地填充可能存在于一个或多个第一导电图形的顶表面中的裂缝。然后可以各向异性地刻蚀导电层，以露出场隔离图形的顶表面。可以在场隔离图形上和第一导电图形的侧壁和顶表面上选择性地形成绝缘层，然后在绝缘层上形成第二导电层。
可以通过在衬底上形成沟槽掩模图形来形成场隔离图形，场隔离图形用于形成限定有源区的沟槽。然后，可以在沟槽中和沟槽掩模图形之间间隔中形成场隔离图形。可以通过在栅绝缘图形上和场隔离图形上形成第一导电层形成多个第一导电图形，然后至少平整化第一导电层至场隔离图形的顶表面的深度，以形成多个第一导电图形。在本发明的某些实施例中也可以部分地刻蚀密度增加的场隔离图形，以便每个场隔离图形具有其宽度小于每个场隔离图形的下部宽度的上部。
在本发明的再一实施例中，提供了一种制造半导体器件的方法，其中在半导体衬底上形成沟槽掩模图形。在沟槽掩模图形之间的半导体衬底处形成限定有源区的沟槽。可以在沟槽中和在沟槽掩模图形之间的间隔中形成场隔离图形。然后热退火这些场隔离图形，以增加它们的密度，以及可以除去沟槽掩模图形。在具体实施例中，可以在从约5分钟至约1小时的时间范围内从约500摄氏度至约900摄氏度的范围中的一种或多种温度下热退火。在多个有源区的每一个上形成多个栅绝缘图形，以及在多个栅绝缘图形的每一个上形成多个第一导电图形。
可以通过在衬底上形成至少包括焊盘氧化层和硅氮化物层的沟槽掩模层形成沟槽掩模图形，然后构图沟槽掩模层，以在每个有源区上形成焊盘氧化物图形和氮化硅图形。可以通过在沟槽中形成场隔离层然后平面化-刻蚀场隔离层露出沟槽掩模图形从而形成场隔离图形。也可以在形成场隔离层之前在沟槽的内壁上形成热氧化层。
在本发明的具体实施例中，可以通过使用选择性刻蚀方法除去氮化硅从而除去沟槽掩模图形，然后除去焊盘氧化物图形并刻蚀部分露出的场隔离图形至预定程度，选择性刻蚀方法不显著地刻蚀焊盘氧化物图形或场隔离图形。在这些实施例中，可以在除去焊盘氧化物图形之前执行热退火。
在再一其他具体实施例中，在形成多个第一导电图形之后，可以刻蚀场隔离图形，以在相邻的第一导电图形之间形成多个间隙区。可以在场隔离图形和第一导电图形的侧壁和顶表面上形成栅层间绝缘体，然后在栅层间绝缘体上形成第二导电层。栅层间绝缘体可以由连续地层叠的氧化硅、氮化硅和氧化硅形成，以及第二导电层可以由选自由多晶体硅、钨、钴、硅化钨；硅化钴和/或铜构成的组的至少一种材料形成。此外，在形成栅层间绝缘体之前，可以在第一导电图形的侧壁上形成导电隔片。例如可以通过在至少第一导电图形和间隙区的侧壁上形成导电层然后各向异性地刻蚀导电层露出场隔离图形的顶表面，从而形成这些导电隔片。
在本发明的某些实施例中，可以在除去沟槽掩模图形之后执行热退火。可以选择热退火工序的时间、温度和/或长度，以保证在焊盘氧化层的后续去除过程中场隔离图形没有被过度地凹陷。此外，每个场隔离图形的上部可以包括每个侧边上的凹部，以及第一导电层可以形成在每个场隔离图形的下部，以填充每个场隔离图形的上部的每个侧边上的凹部。也可以部分地刻蚀热退火的场隔离图形，以便每个场隔离图形具有其宽度小于每个场隔离图形的下部宽度的上部。
在本发明的实施例中，第一和第二导电隔片例如可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。场隔离层可以由选自由HTO、PETEOS、MTO、HDP和/或SOG层构成的组的至少一种材料形成。栅绝缘图形可以由例如选自由氧化硅、氮化钨、氮化钛、氮化钽、氮化硅和/或氮氧化硅构成的组的至少一种材料形成。第一导电图形例如可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。此外，第一导电图形和导电层可以由基本上相同的材料形成。
在本发明的再一实施例中，提供了一种制造非易失性半导体存储器件的方法，其中在半导体衬底上形成多个场隔离图形以在其间限定多个有源区。在多个场隔离图形之间的各个有源区上形成多个栅绝缘图形，以便露出其相对侧壁上的多个场隔离图形的相邻图形的上表面。在栅绝缘图形的每一个上和在多个场隔离图形的露出的上表面上形成多个浮栅电极，以及在多个浮栅电极上形成栅层间绝缘体层。然后在栅层间绝缘体层上形成控制栅电极。
依据本发明的再一实施例，提供一种半导体器件，其中在半导体衬底处形成限定多个有源区的多个场隔离图形。多个栅绝缘图形在多个有源区的每一个上，以及多个第一导电图形在多个栅绝缘图形的每一个上。一对导电隔片在每个第一导电图形的第一和第二侧壁上，以及连续地层叠的栅层间绝缘体和第二导电层在导电隔片和第一导电图形对上。第一导电图形可以比在其下布置的有源区更宽。导电隔片可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成以及第一导电图形和导电隔片可以由基本上相同的材料形成。
包括的附图提供本发明的进一步理解并被引入和构成本申请的一部分，附示了本发明的某些实施例。在附图中图1-6图示了根据本发明的实施例形成半导体器件的方法的剖面图。
图7示出了根据本发明的再一实施例形成半导体器件的方法的剖面图。
图8图示了在焊盘氧化层的去除过程中非致密的场隔离图形怎样被刻蚀的剖面图。
图9图示了可以在第一导电图形的顶表面上形成的裂缝的剖面图。
图10是根据本发明的实施例的非易失性存储器件的透视图。
具体实施例方式
下面将参考附图更完全地描述本发明的实施例，在附图中示出了本发明的实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反地，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在整篇中，相同的标记始终指相同的元件。
应当理解尽管在此可以使用术语第一和第二等描述各种元件，但是这些元件不应该受这些术语限制。使用这些术语仅仅使一个元件与另一元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。在此使用的术语“和/或”包括一个或多个相关列项的一种或多种组合。
应当理解当一个元件例如层、区域或衬底被称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件“上”或直接在另一元件上延伸或也可以存在插入元件。相反，当一个元件称为“直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在插入元件。应当理解当一个元件称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件或可以存在插入元件。相反，当一个元件称为“直接连接”或“直接耦接”到另一个元件时，不存在插入元件。用来描述元件之间的关系的其他单词应该以同样的方式理解(例如，“在…之间”与“直接在…之间”、“邻近”与“直接邻近”等)。
在此可以使用相对术语如“在…下面”或“在…之上”或“上部”或“下部”或“水平”或“垂直”描述一个元件、层或区域与图中所示的其它元件、层或区域的关系。应当理解这些术语是用来包括除图中描绘的取向之外的器件的不同取向。
在此参考剖面图描述了本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意性图示。为了清楚可以放大附图中的层和区域的厚度。此外，由于例如制造技术和/或容差的变化应当预想到图示的形状变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状而是包括由制造所得的形状变化。例如，图示为矩形的注入区一般地将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用的单数形式“a”，“an”以及“the”同样试图包括复数形式，除非上下文另外清楚地表明。还应当理解，在此使用的术语“comprises”、“comprising”、“includes”和/或“including”，具体说明部件、整体、步骤、操作、元件、和/或零件的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、零件和/或其组。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与由本发明所属的技术领域的普通技术人员通常理解的相同意思。还应当理解术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被解释理想化或过于形式感知的意思，除非在此被清楚地限定。
如图1所示，形成露出半导体衬底10的预定区的沟槽掩模图形20。沟槽掩模图形20可以包括连续地层叠的焊盘氧化物图形22和氮化硅图形24。
为了形成沟槽掩模图形20，可以形成并构图沟槽掩模层。沟槽掩模层可以包括多层绝缘层，多层绝缘层包括焊盘氧化层和氮化硅层。沟槽掩模层还可以包括中温氧化物(MTO)和/或抗折射层。MTO和抗折射层可以连续地层叠在氮化硅层上。
在本发明的某些实施例中，氮化硅图形24可以用作后续沟槽刻蚀工序中的蚀刻掩模和作为限定场隔离层形状的铸模层。氮化硅图形24可以具有例如约800至2000埃的厚度。焊盘氧化物图形22可以吸收氮化硅图形24和硅衬底10之间的应力，该应力由于其热膨胀系数之间差异可能发生的。如图2所示，可以使用沟槽掩模图形20作为刻蚀掩模刻蚀半导体衬底10，以在沟槽掩模图形20当中的半导体衬底10形成沟槽12。例如可以使用采用等离子体的各向异性刻蚀工序形成沟槽12。但是，这种各向异性刻蚀工艺可能在沟槽12的内壁引起刻蚀损坏。由此，可以在形成沟槽12之后执行热氧化工序，以处理任意这种刻蚀损坏。该热氧化工艺可以在沟槽12的内壁形成热氧化层15。
然后可以在衬底上形成场隔离层30。如图2所示，场隔离层30可以填充沟槽12以及可以形成覆盖沟槽掩模图形20的顶表面和被沟槽掩模图形20围绕的间隙。在本发明的某些实施例中，场隔离层30可以由下列材料的一种或多种形成高温氧化物(HTO)、等离子体增强的四乙基原硅酸酯(PETEOS)层、MTO、高密度等离子体(HDP)氧化物层和/或旋涂玻璃(SOG)层。例如，场隔离层30可以包括连续地层叠的HTO层和PETEOS层。
参考图3，然后可以采用例如平面化刻蚀工艺部分地除去场隔离层30，以露出氮化硅图形24。平面化-刻蚀工艺可以包括例如化学机械抛光(CMP)工艺。由于该工艺，在沟槽掩模图形20中的沟槽12中和间隙区中形成场隔离图形35。场隔离图形35的高度和宽度可以由沟槽掩模图形20之间的高度和距离决定。
接下来，可以有选择地除去露出的氮化硅图形24，以露出焊盘氧化物图形22。在本发明的某些实施例中，可以使用在氮化硅图形24和焊盘氧化物图形22和场隔离图形35之间具有刻蚀选择率的刻蚀方法除去氮化硅图形24。
在除去氮化硅图形24之后，可以执行热退火工艺。可以使用该热退火工艺增加场隔离图形35的密度，以便它们在可以用来除去焊盘氧化物图形22的后续工序中不会过度地凹陷。在本发明的某些实施例中，可以在从约0.3至1.5大气压的压力范围下和在从约500至900摄氏度的温度范围下执行热退火工序约5分钟至约1小时。例如，在一个具体实施例中，可以在大气压下和在800摄氏度的温度下执行热退火工序30分钟。应当理解可以使用其他各种退火工艺，以及在退火工序中温度和/或压力可以或不必始终保持恒定。还应当理解可以在工序中不同的点如在除去氮化硅图形24之前执行热退火工序。
也可以执行离子-注入工序，以将杂质注入焊盘氧化物图形22下面的半导体衬底10中。可以使用热退火工序激活离子-注入工序中注入的杂质。
如图4所示，接下来可以除去焊盘氧化物图形22，以露出部分半导体衬底10。例如可以使用在焊盘氧化物图形22和半导体衬底10之间具有刻蚀选择率的刻蚀工艺除去焊盘氧化物图形22。在本发明的某些实施例中，为了减小和/或最小化刻蚀损坏，使用各向同性蚀刻法除去焊盘氧化物图形22。
在本发明的某些实施例中，场隔离图形35和焊盘氧化物图形22可以由氧化硅形成。在这种实施例中，与焊盘氧化物图形22一起刻蚀场隔离图形35，以便在用来除去焊盘氧化物图形22的刻蚀工序过程中场隔离图形35变为凹陷的场隔离图形35′。因此，每个场隔离图形35的上部侧边(即，距半导体衬底10的最远部分)可以凹陷为具有比沟槽12中的场隔离图形35′的底部更窄的宽度。换句话说，场隔离图形35′的突出部分比沟槽12中的下部更窄。由于可以使用各向同性刻蚀工艺形成凹陷区，因此有源区的每个侧边上的场隔离图形35′的上部凹陷的宽度可以基本上相同。此外，可以将场隔离图形35′的上部凹陷的程度控制为通过上述热退火工艺使场隔离层35致密的程度。因此，该工艺可以被控制，以致在用来除去焊盘氧化物图形22的工序过程中场隔离图形35′不会过度地凹陷。
也如图4所示，可以在半导体衬底10的顶表面上形成栅绝缘图形40。栅绝缘图形层40可以由例如选自由氧化硅、氮化钨、氮化钛、氮化钽、氮化硅和/或氮氧化硅构成的组的至少一种材料形成。例如，可以使用热氧化工艺由氧化硅形成栅绝缘图形40。
参考图5，可以在半导体衬底10、栅绝缘图形40和场隔离图形35′上形成第一导电层。第一导电层例如可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。例如，第一导电层可以包括多晶硅层。
接下来，第一导电层被可以平整-刻蚀，直到露出场隔离图形35′的顶表面。这些可以例如使用CMP工艺来完成。由于该工艺，可以在隔离图形35′之间的栅绝缘图形40的顶表面上形成第一导电图形50。可以使用场隔离图形35′作为用于决定CMP工艺中的终点的刻蚀-停止层。因此，如上所述，在用于形成第一导电图形50的垂直刻蚀工艺中通过热退火工艺在水平方向没有过度地凹陷的场隔离图形35′可以用作刻蚀停止层。因此，第一导电图形50的高度可以被控制为相当均匀。如图5所示，在凹陷的场隔离图形35′之间布置第一导电图形50。因而，在其两侧可以重叠第一导电图形50和相邻的场隔离图形35′，第一导电图形50的宽度可以超过有源区的宽度。在有源区的每个侧边上每个第一导电图形50重叠场隔离图形35′的程度也可以比较均匀。
如图6所示，接下来，可以刻蚀场隔离图形35′的顶部，以在第一导电图形50之间形成多个间隙区。该刻蚀工艺可以使用在场隔离图形35′和第一导电图形50之间具有刻蚀选择率的刻蚀方法。
接下来，可以在第一导电图形50的顶表面和侧壁上和在露出的场隔离图形35′的顶表面上形成栅层间绝缘体60。然后可以在栅层间绝缘体60上形成第二导电层70。栅层间绝缘体60可以由例如连续地层叠的氧化硅、氮化硅和氧化硅形成。第二导电层70例如可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。然后，可以在交叉有源区的方向中构图栅层间绝缘体60和第二导电层70，由此形成栅图形。
如上所述，如果未使用(即致密)用于在焊盘氧化物图形22的去除过程中增加场氧化图形对刻蚀的抵抗性的热退火工艺或其它工艺，那么当焊盘氧化物图形22被除去时，场隔离图形35′可能被过度地刻蚀(或凹陷)。图8中图示了这些效果。如果这些发生，那么在可以用来形成第一导电图形50的平整化刻蚀工艺过程中场隔离图形35′不可能有效的用作刻蚀-停止层。因此，如图9所示，第一导电图形50可能被过度地刻蚀。而且，第一导电图形50的刻蚀可能更不均匀。
而且，在第一导电图形(参见图9中的参考数字99)中可以形成可能引起半导体器件失败的裂缝或空隙。当在已被平整刻蚀的表面上形成第一导电层时，可以形成几乎没有裂缝或空隙。但是，根据本发明的实施例，可以在场隔离图形35′上形成第一导电图形。因而，可能形成裂缝或空隙。裂缝或空隙的程度可以随半导体器件高度地集成的程度而增加。
图7图示了根据本发明的再一实施例的方法的剖面图，该方法可以用来减小和/或最小化这种裂缝和/或空隙的形成。
如图6的论述中的上述所解释，场隔离图形35′的上部被刻蚀，以在第一导电图形50之间形成间隙区。参考图7，在所得的结构上形成导电层。导电层可以由与第一导电图形50相同的材料形成。因此，可以通过导电层部分地或完全地填充可能在第一导电图形50中形成的裂缝或空隙。
接下来，可以刻蚀导电层，以在第一导电图形50的侧壁上形成导电隔片55。两个导电隔片55和第一导电图形50的组合包括浮栅电极。因此，浮栅电极和栅层间绝缘体60之间的相对区与导电层的厚度即导电隔片55的宽度成正比地增长。因此，可以增加栅层间绝缘体的耦合率，该耦合率可以解释为施加到控制栅电极的电压分数(fraction)，电压被传送到浮栅电极。
图10是根据本发明的实施例的半导体器件(在此情况下非易失性存储器件)的透视图。如图10所示，提供在半导体衬底10中限定有源区的多个场隔离图形35′。可以在通过STI工艺形成的沟槽12中形成场隔离图形35′，且可以由氧化硅形成。此外，可以使用多层绝缘层如层叠的HTO和PETEOS层形成场隔离图形35′。可以在场隔离图形35′上和在沟槽12的内壁上布置热氧化层15。
在每个有源区上提供栅绝缘图形40。栅绝缘图形40可以由例如选自由氧化硅、氮化钨、氮化钛、氮化钽、氮化硅和/或氮氧化硅构成的组的至少一种材料形成。第一导电图形50在每个栅绝缘图形40上且具有超过有源区宽度的宽度，以致第一导电图形50也重叠相邻的场隔离图形35′的边缘。在本发明的某些实施例中，第一导电图形50重叠相邻的场隔离图形35′的程度可以基本上相同。
导电隔片55布置在每个第一导电图形50的两个侧壁上。这些导电隔片55和第一导电图形50的组合包括浮栅电极。导电隔片55在各个场隔离图形35′上。第一导电图形50和导电隔片55每个可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
栅层间绝缘体60和第二导电层70连续地布置在导电隔片55和第一导电图形50上。栅层间绝缘体60可以由例如连续地层叠的氧化硅、氮化硅和氧化硅形成。第二导电层70例如可以由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
根据本发明的某些实施例，可以使用热退火场隔离图形作为铸模形成第一导电图形。因此，当除去焊盘氧化物图形时场隔离图形不会过度地凹陷，由此在可以用来形成第一导电图形的平面化-刻蚀工艺过程中场隔离图形可以充分地执行作为刻蚀-停止层。因此，可以控制第一导电图形的垂直高度且第一导电图形重叠有源区的每个侧边上的相邻场隔离图形程度可以比较均匀，与是否使用附加的光刻工艺无关。
此外，根据本发明的某些实施例，可以在第一导电图形的侧壁上形成导电隔片，作为可以用来有效地填充裂缝或空隙的部分工序，裂缝或空隙可能存在于一个或多个第一导电图形中。
在附图和说明书中，已公开了本发明的一般优选实施例，尽管使用了具体的术语，它们用于一般性和描述性理解并非限制，本发明的范围阐述在下面的权利要求中。
权利要求
1.一种制造半导体器件的方法，包括在半导体衬底上形成多个场隔离图形，以在半导体衬底中限定多个有源区；增加场隔离图形的密度；在各个有源区上形成多个栅绝缘图形；以及在各个栅绝缘图形上形成多个第一导电图形。
2.根据权利要求1的方法，其中增加场隔离图形的密度包括热退火场隔离图形，以增加场隔离图形的密度。
3.根据权利要求2的方法，还包括在至少一些第一导电图形的侧壁上形成第一和第二导电隔片。
4.根据权利要求3的方法，其中在至少一些第一导电图形的侧壁上形成第一和第二导电隔片包括形成第一导电图形之后刻蚀场隔离图形，以形成多个间隙区，其中间隙区在相邻的第一导电图形之间；以及然后在至少第一导电图形上和间隙区的侧壁上形成导电层，其中导电层至少部分地填充存在于第一导电图形的至少一个顶表面中的裂缝；以及各向异性地刻蚀导电层，以露出场隔离图形的顶表面。
5.根据权利要求4的方法，还包括在场隔离图形和第一导电图形的侧壁和顶表面上形成绝缘层；以及在绝缘层上形成第二导电层。
6.根据权利要求4的方法，其中第一导电图形和导电层由基本上相同的材料形成。
7.根据权利要求3的方法，其中第一和第二导电隔片由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
8.根据权利要求2的方法，其中在从约5分钟至约1小时的时间范围内从约500摄氏度至约900摄氏度的范围中的一种或多种温度下热退火场隔离图形。
9.根据权利要求1的方法，其中在半导体衬底上形成场隔离图形，以在半导体衬底中限定多个有源区包括在半导体衬底上形成沟槽掩模图形；形成限定沟槽掩模图形之间的有源区的沟槽；以及在沟槽中和沟槽掩模图形之间的间隔中形成场隔离图形。
10.根据权利要求2的方法，其中可以选择热退火工序的时间、温度和/或长度，以保证在氧化层的后续去除过程中场隔离图形不会过度地凹陷。
11.根据权利要求1的方法，其中形成多个第一导电图形包括在栅绝缘图形上和在场隔离图形上形成第一导电层；以及至少平整第一导电层至场隔离图形的顶表面的深度，以形成多个第一导电图形。
12.根据权利要求2的方法，还包括部分地刻蚀密度增加的场隔离图形，以便每个场隔离图形具有其宽度小于每个场隔离图形的下部宽度的上部。
13.一种制造半导体器件的方法，包括在半导体衬底上形成沟槽掩模图形；在沟槽掩模图形之间的半导体衬底处形成限定有源区的沟槽；在沟槽和沟槽掩模图形之间的间隔中形成场隔离图形；热退火场隔离图形，以增加场隔离图形的密度；除去沟槽掩模图形；在多个有源区的每一个上形成多个栅绝缘图形；以及在多个栅绝缘图形的每一个上形成多个第一导电图形。
14.根据权利要求13的方法，其中形成沟槽掩模图形包括在半导体衬底上形成至少包括焊盘氧化物层和氮化硅层的沟槽掩模层；以及构图沟槽掩模层，以在每个有源区上形成焊盘氧化物图形和氮化硅图形。
15.根据权利要求13的方法，其中形成场隔离图形包括在沟槽中形成场隔离层；以及平面化-刻蚀场隔离层，以露出沟槽掩模图形。
16.根据权利要求15的方法，其中场隔离层包括选自由HTO、PETEOS、MTO、HDP和/或SOG层构成的组的至少一种材料。
17.根据权利要求15的方法，还包括在形成场隔离层之前在沟槽的内壁上形成热氧化层。
18.根据权利要求14的方法，其中除去沟槽掩模图形包括使用不显著地刻蚀焊盘氧化物图形或场隔离图形的选择性刻蚀配方除去氮化硅图形；以及除去焊盘氧化物图形和刻蚀露出的场隔离图形的部分至预定的程度，其中在除去焊盘氧化物图形之前执行热退火。
19.根据权利要求13的方法，其中在从约5分钟至约1小时的时间范围内从约500摄氏度至约900摄氏度的范围中的一种或多种温度下热退火场隔离图形。
20.根据权利要求13的方法，其中栅绝缘图形由选自由氧化硅、氮化钨、氮化钛、氮化钽、氮化硅和/或氮氧化硅构成的组的至少一种材料形成。
21.根据权利要求13的方法，其中第一导电图形由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
22.根据权利要求13的方法，形成多个第一导电图形之后，还包括刻蚀场隔离图形，以形成多个间隙区，其中间隙区在相邻的第一导电图形之间；以及在场隔离图形和第一导电图形的侧壁和顶表面上形成栅层间绝缘体；以及在栅层间绝缘体上形成第二导电层。
23.根据权利要求22的方法，其中栅层间绝缘体由连续地层叠的氧化硅、氮化硅和氧化硅形成，以及第二导电层由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
24.根据权利要求22的方法，形成栅层间绝缘体还包括在第一导电图形的侧壁上形成导电隔片。
25.根据权利要求24的方法，其中形成导电隔片包括在至少第一导电图形上和间隙区的侧壁上形成导电层，其中导电层至少部分地填充存在于第一导电图形的至少一个顶表面中的裂缝；以及各向异性地刻蚀导电层，以露出场隔离图形的顶表面。
26.根据权利要求24的方法，其中导电隔片由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
27.根据权利要求13的方法，其中在除去沟槽掩模图形之后执行热退火。
28.根据权利要求13的方法，其中形成多个第一导电图形包括在栅绝缘图形上和在场隔离图形上形成第一导电层；以及至少平整第一导电层至场隔离图形的顶表面的深度，以形成多个第一导电图形。
29.根据权利要求28的方法，其中每个场隔离图形的上部包括每个侧边上的凹部，以及其中在每个场隔离图形的下部上形成第一导电层，以填充每个场隔离图形的上部的每个侧边上的凹部。
30.根据权利要求28的方法，其中第一导电图形和导电层由基本上相同的材料形成。
31.根据权利要求18的方法，其中选择热退火工序的时间、温度和/或长度，以保证在焊盘氧化层的后续去除过程中场隔离图形不会过度地凹陷。
32.根据权利要求13的方法，还包括部分地刻蚀密度增加的场隔离图形，以便每个场隔离图形具有其宽度小于每个场隔离图形的下部宽度的上部。
33.一种半导体器件包括在半导体衬底处限定多个有源区的多个场隔离图形；多个有源区的各个上的多个栅绝缘图形；在多个栅绝缘图形的各个上具有第一和第二侧壁的多个第一导电图形；第一导电图形的每个的第一和第二侧壁上的一对导电隔片；以及在导电隔片和第一导电图形对上连续地层叠的栅层间绝缘体和第二导电层。
34.根据权利要求33的半导体器件，其中第一导电图形比在其下布置的有源区的宽度更宽。
35.根据权利要求33的半导体器件，其中导电隔片由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
36.根据权利要求34的半导体器件，其中第一导电图形和导电隔片由基本上相同的材料形成。
37.一种形成半导体器件的方法，包括在半导体衬底上形成沟槽掩模图形；在沟槽掩模图形之间的半导体衬底处形成限定有源区的沟槽；在沟槽和沟槽掩模图形之间的间隔中形成场隔离图形；热退火场隔离图形，以增加场隔离图形的密度；除去沟槽掩模图形；在多个有源区的各个上形成多个栅绝缘图形；以及在多个栅绝缘图形的各个上形成多个第一导电图形；刻蚀场隔离图形，以形成多个间隙区，其中间隙区在相邻的第一导电图形之间；在第一导电图形的侧壁上形成导电隔片；在场隔离图形和第一导电图形的侧壁和顶表面上形成栅层间绝缘体；以及在栅层间绝缘体上形成第二导电层。
38.根据权利要求37的方法，其中在从约5分钟至约1小时的时间范围内从约500摄氏度至约900摄氏度的范围中的一种或多种温度下热退火场隔离图形。
39.根据权利要求37的方法，其中形成导电隔片包括在至少第一导电图形上和间隙区的侧壁上形成导电层，其中导电层至少部分地填充存在于第一导电图形的至少一个顶表面中的裂缝；以及各向异性地刻蚀导电层，以露出场隔离图形的顶表面。
40.根据权利要求37的方法，其中导电隔片由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
41.根据权利要求37的方法，其中栅层间绝缘体由连续地层叠的氧化硅、氮化硅和氧化硅形成，以及第二导电层由选自由多晶硅、钨、钴、硅化钨、硅化钴和/或铜构成的组的至少一种材料形成。
42.一种制造非易失性半导体器件的方法，包括在半导体衬底上形成多个场隔离图形，以在半导体衬底中在其间限定多个有源区；在多个场隔离图形的各个之间的各个有源区上形成多个栅绝缘图形，以便露出在其相对侧壁上的多个场隔离图形的相邻图形的上表面；在栅绝缘图形的各个上和在多个场隔离图形露出的上表面上形成多个浮栅电极；在多个浮栅电极上形成栅层间绝缘体层；以及在栅层间绝缘体层上形成控制栅电极。
43.根据权利要求11的方法，其中每个场隔离图形的上部包括每个侧边上的凹部，以及其中在每个场隔离图形的下部上形成第一导电层，以填充每个场隔离图形的上部的每个侧边上的凹部。
44.如权利要求11的方法，还包括部分地刻蚀密度增加的场隔离图形，以便每个场隔离图形具有其宽度小于每个场隔离图形的下部宽度的上部。
全文摘要
公开了一种具有自对准栅导电层的半导体器件及其制造方法。在本发明的某些实施例中，在半导体衬底上形成多个场隔离图形，以在半导体衬底中限定多个有源区。然后通过例如热退火工艺增加场隔离图形的密度。然后在各个有源区上形成多个栅绝缘图形。然后在各个栅绝缘图形上形成多个第一导电图形。
文档编号H01L27/115GK1630058SQ200410101909
公开日2005年6月22日 申请日期2004年12月20日 优先权日2003年12月19日
发明者张永官, 李昌炫, 金载勋 申请人:三星电子株式会社