专利名称：硅锗/硅三维集成电路有源层的制作方法
技术领域：
本实用新型属于半导体集成电路技术领域，尤其涉及一种硅锗/硅三维集成电路有源层的结构，用于制作各种集成电路产品。
背景技术：
集成电路遵循Moore(注莫尔-人名)定律特征尺寸连续减小，芯片的集成度、性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂，且互连线所占面积几乎与器件面积相等。因此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的R-C延时将主宰整个电路延时，使超大规模集成电路VLSI集成度和性能的继续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主要因素，使目前的二维互补金属-氧化物-半导体场效应晶体管集成电路CMOS IC要获得更高性能的芯片变得更加困难。
三维集成是使VLSI持续向高性能发展的重要技术途径。三维集成允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，缩短互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统SoC。
在当前进一步提高VLSI集成度、功能和性能逐渐变得困难的情况下，三维集成为突破这个壁垒提供了一种全新的技术。
近几年，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方面进行深入探索。研究工作所取得的成果表明，三维集成确能够明显缩短互连线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路具有挑战性，具有明显的发展和应用前景。
三维集成电路是采用有源层即器件层逐次叠加的结构。三维集成电路的关键技术主要有三个，一是上下有源层之间要有良好的绝缘性能；二是作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。
目前，实现后序有源层从理论上讲可以采用以下几种结构1.再结晶结构，即后序有源层为再结晶的多晶硅Poly-Si。如美国IEEE出版的电子器件汇刊中发表的文章“Hongmei Wang，Singh Jagar，Sang Lam，etal，High Frequency Performance of Large-Grain Polysilicon-on-InsulatorMOSFETs，IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.48，No.7，JULY，2001”所报道的就是这种结构。该结构是在第一有源层的器件及相关电路连线完成并覆盖SiO2介质层后，低温下在该SiO2表面淀积非晶Si，并利用激光或籽晶镍或籽晶锗使非晶硅再结晶，形成具有大粒度的Poly-Si，然后将该Poly-Si作为第二有源层，制造器件。该方法相对简单，但其缺点是晶粒间界及缺陷会对器件特性产生较大影响。
2.选择性外延结构，即后序有源层为利用SiO2窗口中的硅外延单晶Si。如美国IEEE出版的期刊电子器件快报S.Pae，T.Su，J.P.Denton，et al，MultipleLayers of Silicon-on-Insulator Islands Fabrication by Selective EpitaxialGrowth，IEEE Electron Device Letters，Vol.20，No.5，MAY 1999，pp.194-196所述。该结构是在已完成器件及相关电路连线制造的前序有源层的绝缘层上刻蚀出Si窗口，将该Si窗口作为籽晶，利用选择性外延及外延层的横向扩展在绝缘层上生长单晶Si层。这种方法生长的有源层质量高，但其缺陷是外延的高温过程会对前序有源层器件产生影响，以及外延窗口使芯片面积增大，影响电路的性能。
3.层键合结构。该结构是将各有源层器件及相关电路连线单独制造，然后在低温度下将各有源层键合在一起，形成三维电路。目前多采用绝缘胶将各层粘接键合在一起。这种方法虽不存在高温影响，可以保持各有源层器件性能，但却存在有源层间互连自对准难的问题。
目前集成电路的主流是CMOS IC。随着高技术的发展，对CMOS IC的速度提出了更高的要求。当前三维CMOS IC的研究主要集中在二层有源层的结构阶段。国外二层三维集成电路有源层主要采用的是再结晶方法和低温粘接键合方法。其中在再结晶结构中，第一有源层即前序有源层为单晶Si，用于制造n型沟道金属-氧化物-半导体场效应晶体管nMOS；第二有源层为再结晶的Poly-Si，用于制造p型沟道金属-氧化物-半导体场效应晶体管pMOS；其原因是Poly-Si中的空穴迁移率与单晶Si相比下降较小，利于提高CMOS IC的速度。在低温粘接键合方法中，二个有源层都为单晶Si，其n MOS器件与pMOS场效应晶体管的制造不受有源层的限制。
由于上述这些CMOS IC有源层中的nMOS和pMOS场效应晶体管都采用单晶Si材料或者分别采用单晶Si材料和Poly-Si材料，因此，目前三维CMOS IC的本征速度与二维CMOS IC的本征速度基本相同，都取决于单晶Si nMOS场效应晶体管和pMOS场效应晶体管中的电子迁移率、空穴迁移率，或Poly-Si pMOS的空穴迁移率。由于电子迁移率高于空穴迁移率，所以，目前三维集成电路的本征速度由单晶Si材料或Poly-Si材料空穴迁移率所限定。
目前所报道的各种三维CMOS IC虽然缩短了电路中器件间的互连线，集成度得到了提高，但三维CMOS IC的速度并没有明显改善，如美国文献K.W.Guarini，A.W.Topol，M.Ieong，et al，Electrical Integrity of State-of-the-Art0.13μm SOI CMOS Devices and Circuits Transferred forThree-Dimensional(3D)Intgrated Circuit(IC)Fabrication所报道。其速度没有明显改善的原因，是因为三维CMOS IC中器件仍然采用以Si材料的nMOS和pMOS场效应晶体管，器件的本征速度没有提高，形成对三维CMOS IC的速度限制。而进一步提高集成电路的速度，是提高集成电路器件性能的关键技术之一，也是当前集成电路发展的一个重要研究领域。
发明内容
本实用新型的目的是提供一种高速三维集成电路有源层结构，以解决现有以Si材料制作的三维集成电路速度低的问题。
本实用新型的技术方案是这样实现的
本实用新型的理论是基于SiGe/Si材料制作的pMOS场效应晶体管的空穴迁移率远高于Si材料pMOS场效应晶体管的空穴迁移率。故采用SiGe/Si材料制造CMOS IC中的pMOS场效应晶体管，采用Si材料制造CMOS IC中的nMOS场效应晶体管，则使得CMOS IC的性能由Si nMOS场效应晶体管的电子迁移率来限定，而不是由空穴迁移率来限定，这样就使三维CMOSIC的速度得到较大的提高。
本实用新型的三维集成电路有源层的技术关键是分别采用单晶Si和SiGe/Si作为两个有源层材料来构建新的三维集成电路有源层结构。其中，第一有源层利用在Si或绝缘体上硅Si SOI衬底上制作nMOS场效应晶体管；第二层有源层利用在绝缘体上硅锗/硅SiGe/Si SOI衬底制作表面沟道或量子阱沟道pMOS场效应晶体管。
制作所述三维集成电路有源层的方法，按如下步骤进行(1)在Si SOI或Si衬底片上通过氧化、光刻、离子注入、金属化等工艺制作nMOS场效应晶体管及相互连线，完成第一有源层结构，并在该表面淀积SiO2介质层；(2)对另一n型Si片进行氧化作为第二有源层的基体材料；(3)对第二有源层的基体材料采用离子注入方法注入氢；(4)采用化学机械抛光技术，对第一有源层和注入氢后的第二有源层基体材料表面氧化层分别进行抛光处理；(5)对第一有源层和第二有源层基体材料的氧化层表面进行化学处理，然后将所述两者的氧化层面相对紧贴，置于超高真空环境中在380℃～450℃的温度中实现键合，以避免高温对第一有源层器件的影响；(6)将键合后的基片温度升高，使第二有源层的基体材料在注入的氢处剥离，并对该断裂表面进行化学机械抛光；(7)在抛光后的第二有源层的基体材料表面，先采用超高真空化学气相淀积技术外延表面沟道pMOS或量子阱沟道pMOS所需的SiGe/Si材料，形成SiGe/Si SOI衬底，再通过氧化、光刻、离子注入、金属化等工艺制作pMOS器件及相互连线，完成第二有源层结构；(8)将第一有源层的nMOS器件与第二有源层的pMOS器件进行连接，完成SiGe/Si有源层高速三维集成电路的制作。
本实用新型具有如下效果本实用新型的三维集成电路有源层由于分别采用Si单晶有源层与SiGe/Si单晶有源层结构，利用SiGe/Si材料制造pMOS场效应晶体管，利用Si材料制造nMOS场效应晶体管，与现有的三维集成电路有源层均采用Si单晶有源层，或采用Si单晶与Poly-Si有源层结构相比，具有如下优点1.本实用新型中SiGe/Si pMOS场效应晶体管的空穴迁移率远高于应用单晶Si或Poly-Si制作的pMOS场效应晶体管的空穴迁移率，而且其空穴迁移率又高于Si单晶nMOS场效应晶体管的电子迁移率，因此本实用新型的三维CMOS IC的本征速度将由单晶Si nMOS场效应晶体管的电子迁移率限定，故用本实用新型有源层所制作的三维CMOS IC的速度将会高于目前所报道的各种三维CMOS IC。
2.本实用新型由于二个有源层之间的键合采用低温键合，且第二有源层中的器件制作也在低温下完成，因而避免了后序高温过程对前序有源层器件结构的影响，保证了三维集成电路的交直流电学性能。
图1是本实用新型集成电路有源层结构的第一实施例示意图图2是本实用新型集成电路有源层结构的第二实施例示意图图3是本实用新型集成电路有源层结构的第三实施例示意图图4是本实用新型集成电路有源层结构的第四实施例示意图具体实施方式
以下参照附图对本说明作进一步详细描述。
实施例1如图1所示，本实用新型的第一实施例是由SiGe/Si SOI量子阱有源层和Si SOI有源层构成CMOS IC有源层的结构。该结构有上下两层，其中1是SiGe/Si pMOS场效应晶体管；2是Si nMOS场效应晶体管；3是pMOS场效应晶体管Ploy-Si栅极；4是pMOS Ploy-Si源极；5是pMOS源区；6是pMOS衬底区；7是绝缘层；8是Ploy-Si互连线；9是nMOS Ploy-Si源极；10是nMOS源区；11是衬底；12是nMOS漏区；13是nMOS沟道衬底区；14是nMOS Ploy-Si漏极；15是nMOS场效应晶体管Ploy-Si栅极；16是Ploy-Si互连线；17是pMOS漏区；18是pMOS漏极；19是MOS沟道区；20是帽层。
pMOS的栅极3、源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18、沟道区19和帽层20构成pMOS场效应晶体管1。
nMOS的源极9、源区10、绝缘层7、漏区12、衬底区13、漏极14和栅极15构成nMOS场效应晶体管2。
pMOS场效应晶体管的栅极3和nMOS场效应晶体管的栅极15通过互连线8连接，nMOS场效应晶体管的漏极14和pMOS场效应晶体管的漏极18通过互连线16连接，构成高速三维集成电路有源层的整体结构。
实施例2如图2所示，本实用新型的第二实施例是由SiGe/Si SOI表面沟道有源层和Si SOI有源层构成CMOS IC有源层的结构。该结构有上下两层，其中1是SiGe/Si pMOS场效应晶体管；2是Si nMOS场效应晶体管；3是pMOS场效应晶体管Ploy-Si栅极；4是pMOS Ploy-Si源极；5是pMOS源区；6是pMOS衬底区；7是绝缘层；8是Ploy-Si互连线；9是nMOS Ploy-Si源极；10是nMOS源区；11是衬底；12是nMOS漏区；13是nMOS沟道衬底区；14是nMOS Ploy-Si漏极；15是nMOS场效应晶体管Ploy-Si栅极；16是Ploy-Si互连线；17是pMOS漏区；18是pMOS漏极；19是MOS沟道区。
pMOS的栅极3、源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18和沟道区19构成pMOS场效应晶体管1。
nMOS的源极9、源区10、绝缘层7、漏区12、衬底区13、漏极14和栅极15构成nMOS场效应晶体管2。
pMOS场效应晶体管的栅极3和nMOS场效应晶体管的栅极15通过互连线8连接，nMOS场效应晶体管的漏极14和pMOS场效应晶体管的漏极18通过互连线16连接，构成高速三维集成电路有源层的整体结构。
实施例3如图3所示，本实用新型的第三实施例是由SiGe/Si SOI量子阱沟道有源层和Si有源层构成CMOS IC有源层的结构。该结构有上下两层，其中1是SiGe/Si pMOS场效应晶体管；2是Si nMOS场效应晶体管；3是pMOS场效应晶体管Ploy-Si栅极；4是pMOS Ploy-Si源极；5是pMOS源区；6是pMOS衬底区；7是绝缘层；8是Ploy-Si互连线；9是nMOS Ploy-Si源极；10是nMOS源区；11是衬底；12是nMOS漏区；13是nMOS沟道衬底区；14是nMOS Ploy-Si漏极；15是nMOS场效应晶体管Ploy-Si栅极；16是Ploy-Si互连线；17是pMOS漏区；18是pMOS漏极；19是MOS沟道区；20是帽层。
pMOS的栅极3、源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18、沟道区19和帽层20构成pMOS场效应晶体管1。
nMOS的源极9、源区10、衬底11、漏区12、衬底区13、漏极14和栅极15构成nMOS场效应晶体管2。
pMOS场效应晶体管的栅极3和nMOS场效应晶体管的栅极15通过互连线8连接，nMOS场效应晶体管的漏极14和pMOS场效应晶体管的漏极18通过互连线16连接，构成高速三维集成电路有源层的整体结构。
实施例4如图4所示，本实用新型的第四实施例是由SiGe/Si SOI表面沟道有源层和Si有源层构成CMOS IC有源层的结构。该结构有上下两层，其中1是SiGe/Si pMOS场效应晶体管；2是Si nMOS场效应晶体管；3是pMOS场效应晶体管Ploy-Si栅极；4是pMOS Ploy-Si源极；5是pMOS源区；6是pMOS衬底区；7是绝缘层；8是Ploy-Si互连线；9是nMOS Ploy-Si源极；10是nMOS源区；11是衬底；12是nMOS漏区；13是nMOS沟道衬底区；14是nMOS Ploy-Si漏极；15是nMOS场效应晶体管Ploy-Si栅极；16是Ploy-Si互连线；17是pMOS漏区；18是pMOS漏极；19是MOS沟道区。
pMOS的栅极3、源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18和沟道区19构成pMOS场效应晶体管1。
nMOS的源极9、源区10、衬底11、漏区12、衬底区13、漏极14和栅极15构成nMOS场效应晶体管2。
pMOS场效应晶体管的栅极3和nMOS场效应晶体管的栅极15通过互连线8连接，nMOS场效应晶体管的漏极14和pMOS场效应晶体管的漏极18通过互连线16连接，构成高速三维集成电路有源层的整体结构。
上述字母的中文注解Si硅SiGe/Si硅锗/硅VLSI超大规模集成电路SoC芯片上系统CMOS IC互补金属-氧化物-半导体场效应晶体管集成电路Si SOI绝缘体上硅SiGe/Si SOI绝缘体上硅锗/硅CMOS互补金属-氧化物-半导体场效应晶体管MOS金属-氧化物-半导体场效应晶体管pMOSp型沟道金属-氧化物-半导体场效应晶体管nMOSn型沟道金属-氧化物-半导体场效应晶体管Ploy-Si多晶硅BiCOMS双极晶体管和互补金属-氧化物-半导体场效应晶体管
权利要求1.一种硅锗/硅三维集成电路有源层，包括两层，其特征在于第一有源层采用绝缘体上硅Si SOI结构，即在绝缘层上的单晶硅衬底上制作n型沟道金属-氧化物-半导体场效应晶体管nMOS；第二有源层采用绝缘体上硅锗/硅SiGe/Si SOI结构，即利用绝缘层上的单晶硅锗/硅制作p型沟道金属-氧化物-半导体场效应晶体管pMOS。
2.根据权利要求1所述的三维集成电路有源层结构，其特征在于第一有源层还可采用单晶Si衬底制作nMOS场效应晶体管的单晶硅结构；第二有源层仍采用SiGe/Si SOI结构，即利用绝缘层上的单晶硅锗/硅制作pMOS场效应晶体管。
3.根据权利要求1所述的三维集成电路有源层结构，其特征在于第二有源层采用绝缘体上硅锗/硅SiGe/Si SOI，可以是表面沟道结构，也可以是量子阱沟道结构。
4.根据权利要求1或3所述的三维集成电路有源层结构，其特征在于由第一有源层Si SOI和第二有源层SiGe/Si SOI量子阱沟道，构成互补金属-氧化物-半导体场效应晶体管集成电路CMOS IC。
5.根据权利要求1或3所述的三维集成电路有源层结构，其特征在于由第一有源层Si SOI和第二有源层SiGe/Si SOI表面沟道，构成CMOS IC集成电路。
6.根据权利要求2或3所述的三维集成电路有源层结构，其特征在于由第一有源层Si和第二有源层SiGe/Si SOI量子阱沟道，构成CMOS IC集成电路。
7.根据权利要求2或3所述的三维集成电路有源层结构，其特征在于由第一有源层Si和第二有源层SiGe/Si SOI表面沟道，构成CMOS IC集成电路。
专利摘要本实用新型公开了一种硅锗/硅三维集成电路有源层结构，以提高现有三维集成电路的速度。其方案是分别采用单晶Si和SiGe/Si构建新的三维集成电路的两个有源层。其中，第一有源层采用Si SOI或Si衬底制作n型沟道MOS场效应晶体管nMOS；第二有源层采用SiGe/Si SOI衬底制作p型沟道MOS场效应晶体管pMOS。两层之间采用低温技术实现键合，且第二有源层材料及器件制作也在低温下完成，避免了高温过程对前序有源层器件结构的影响，保证了三维集成电路的交直流电学性能。本实用新型可用于制作三维CMOS集成电路，也可用于制作三维BiCMOS集成电路。基于SiGe/SipMOS场效应晶体管空穴迁移率高的特点，与现有三维集成电路相比，用本实用新型制作的三维集成电路具有速度快和性能好的优点。
文档编号H01L27/02GK2770088SQ20042008582
公开日2006年4月5日 申请日期2004年8月16日 优先权日2004年8月16日
发明者张鹤鸣, 胡辉勇, 戴显英, 舒斌, 王喜媛, 朱国良, 王伟, 黄大鹏 申请人:西安电子科技大学