专利名称：一种覆晶芯片堆叠封装结构的制作方法
技术领域：
本实用新型涉及集成电路领域，具体地说，涉及集成电路的芯片封装技术，尤其涉及覆晶芯片堆叠封装结构。
背景技术：
图1显示了一种覆晶封装结构。如图1所示，所谓的覆晶封装就是在芯片12的正面或基板10的一表面的焊垫15上或两者的接点上形成导电凸块13，把芯片12以正面朝下的方式与基板10通过导电凸块13进行电的和机械的连接。为了保护这些导电凸块13连接和弥补由于芯片12和基板10的热膨胀系数失配，在芯片12和基板10之间的空隙填满底部填充胶11。最后，在基板10的另一面用植球方式形成锡球14作为集成电路的引脚。
相较与传统的焊线接合(Wire Bonding)封装的形式，封装结构的面积由于必须考虑焊线的布局而必须大于芯片的面积；在覆晶封装结构中芯片与覆晶封装基板的接合点范围就仅仅分布在芯片本身的面积范围，有助于缩小封装面积。同时相较与焊线封装的形式，在覆晶封装结构中，芯片与封装基板之间的通路较短，有助于减少信号传输的干扰与延时。因此覆晶封装工艺与传统焊线接合封装工艺相比，具有其优点。
然而，随着市场上对电子产品要轻、薄、短、小的需求，对集成电路的体积提出了更高的要求。由于芯片本身的集成度已达到相当程度，进一步提高难度和成本较高，而封装结构本身占用了集成电路相当大的体积，因此进一步缩小封装结构体积的呼声和需求日增。
实用新型内容因此，本实用新型的目的在于提供一种的覆晶芯片堆叠封装结构，以进一步减小芯片封装的体积。
本实用新型提供的覆晶芯片堆叠封装结构包括基板，在所述基板上包含有多个焊垫；
第一芯片，通过多个导电凸块与所述基板上的焊垫电连接；其特征在于，所述封装结构还包括第二芯片，设置于所述第一芯片的上方，所述第二芯片的平面面积大于所述第一芯片，所述第二芯片也通过导电凸块与所述基板上焊垫电连接。
在上述的覆晶芯片堆叠封装结构中，还包括一填充胶层或塑封体，覆盖所述第一芯片、所述第二芯片和所述导电凸块。
在本实用新型中，由于将两个芯片以堆叠的方式进行封装，因此，就体积而言，将原本两个封装结构合并为一，体积大为缩小；就成本而已，将两个封装工艺合二为一，成本也大小降低。
下面将结合附图详细描述本实用新型的封装结构的实施例。
图1是覆晶芯片封装结构的示意图；图2是本实用新型的覆晶芯片堆叠封装结构的示意图；图3是本实用新型的覆晶芯片堆叠封装结构另一实施例的示意图。
具体实施方式
本实用新型的思想是利用堆叠的方式，将两个芯片封装在一个封装结构中。这里遇到的一个问题是，如背景技术中所描述的，由于在覆晶封装结构中，芯片与基板的电连接是在芯片的平面上，以导电凸块的方式进行的，因此，当堆叠芯片时，首先要解决的是堆叠芯片与基板的电连接问题。
请参见图2，在该图中示出了本实用新型的覆晶芯片堆叠封装结构一种具体实施方式
的示意图。本实用新型的封装结构包括第一芯片21、第二芯片22和基板20，第一芯片21是正面具有满阵列排列或是四周排列导电凸块的覆晶芯片，第二芯片22是正面具有四周排列导电凸块的覆晶芯片。第一芯片21和第二芯片22都是通过导电凸块23和24与基板20上的焊垫26电连接。在第一芯片21和第二芯片22与基板20之间的缝隙可以采用常规的方式，例如用非自流的方式填满底部填充胶25。具体的步骤，在基板20上，滴涂上非自流式底部填充胶25，在基板上形成非自流式底部填充胶层；然后，把第一芯片21倒置于基板20上；再在基板20和第一芯片21上滴涂非自流式底部填充胶，把第二芯片22倒置于基板20上；再然后，用回流焊工艺把第一芯片21和第二芯片22与基板20上的焊垫26通过导电凸块33、34接合(电连接)，同时使非自流式底部填充胶层25加热固化。最后，再在基板20的另一面用植球方式形成锡球27作为集成电路的引脚。
图3示出了本实用新型覆晶芯片堆叠封装结构的另一种具体实施方式
的示意图。其与图2实施例的差异在于，对第一芯片31和第二芯片32与基板30之间的缝隙的处理方式上。在图3的实施例中，使用注塑的方法以塑封型底部填充胶覆盖芯片，形成保护芯片31和32和导电凸块33和34的塑封体35。
权利要求1.一种覆晶芯片堆叠封装结构，包括基板，在所述基板上包含有多个焊垫；第一芯片，通过多个导电凸块与所述基板上的焊垫电连接；其特征在于，所述封装结构还包括第二芯片，设置于所述第一芯片的上方，所述第二芯片的平面面积大于所述第一芯片，所述第二芯片也通过导电凸块与所述基板上焊垫电连接。
2.如权利要求1所述的覆晶芯片堆叠封装结构，其特征在于，还包括一填充胶层，覆盖所述第一芯片、所述第二芯片和所述导电凸块。
3.如权利要求1所述的覆晶芯片堆叠封装结构，其特征在于，还包括一塑封体，覆盖所述第一芯片、所述第二芯片和所述导电凸块。
专利摘要本实用新型涉及覆晶芯片堆叠封装结构，包括基板，在所述基板上包含有多个焊垫；第一芯片，通过多个导电凸块与所述基板上的焊垫电连接；其特征在于，所述封装结构还包括第二芯片，设置于所述第一芯片的上方，所述第二芯片的平面面积大于所述第一芯片，所述第二芯片也通过导电凸块与所述基板上焊垫电连接。本实用的封装结构可以进一步减少集成电路的体积，实现多芯片的封装。
文档编号H01L21/60GK2773906SQ20042011908
公开日2006年4月19日 申请日期2004年12月30日 优先权日2004年12月30日
发明者郑清毅 申请人:威宇科技测试封装有限公司