专利名称：半导体元件驱动用集成电路及电能变换装置的制作方法
技术领域：
本发明涉及半导体元件驱动用集成电路及搭载该电路的电能变换装置。
背景技术：
驱动半导体元件的驱动电路，适用于所谓的电气机器/电子机器中。作为其中一个例子，电能变换装置例如为将由电源供给的直流电变换为交流电并供给作为负载的电动机的逆变装置。驱动电路由多个电路，例如由根据外部指令生成驱动信号的电路、根据驱动信号对半导体元件供给驱动电能的电路等构成的多个电路元件构成。
以往，作为驱动电路，公知的有例如记载在“特开平5-316755号公报”及“日立耐高压单片IC数据手册 马达驱动用IC系列，株式会社日立制作所，2001年3月，113页～116页”中的电路。记载在这些文献中的驱动电路是适用于电能变换装置中的电路，将多个电路元件组装入同一半导体芯片而被集成化。即被单片IC(Integrated Circuit)化或被SoC(System on Chip)IC化。
这样，通过将驱动电路进行IC化，与使用多个单个部件(分立(discrete)部件)、在印刷基板上构成电路的情况相比，具有如下优点。即，①可大幅度削减部件数量、实现小型化；②容易进行由追加保护/诊断功能等实现的智能化；③由于在同一芯片内而减小信号传递延迟；④达成因量产效应而实现的大幅度低成本化。为此，在力求电能变换装置的小型化、低成本化及高可靠性的制品领域中，例如作为电动汽车、混合式汽车的驱动源而使用交流电动机的汽车领域中，电能变换装置的驱动电路IC化得到积极发展。
近年，伴随驱动电路的IC化的扩大，对驱动电路的IC化产生了新的要求。即、伴随在与此相比更高输出、高电压的电气机器/电子机器中的驱动电路的IC化，或者伴随驱动电路的IC化已得到发展的制品领域中，例如汽车领域中的电能变换装置的大容量化、省能源化，产生了高电压化及低损耗化等新的要求。但是，现有的驱动电路的IC化中，却在满足上述要求方面上产生了障碍。
在此，本申请的发明人，对能满足上述要求的驱动电路的IC化开展了研究。首先，本申请的发明人，对在满足上述要求的时候现有的驱动电路的IC化中的课题进行了研讨。结果，提取出下述课题。
即，在现有的驱动电路的IC化中，由于驱动电路的高输出化而增大半导体芯片的面积，产生了损害了至此为止一直为优点的小型化的课题。驱动电路具备给半导体元件供给驱动电能的输出段缓冲部。作为构成该输出段缓冲部的电路元件，通常使用横型构造的MOS(Metal-Oxide-Semiconductor)型场效应晶体管(FET…Field Effect Transistor)(以下，称为“MOS-FET”)。横型构造的MOS-FET与纵型构造的MOS-FET相比，面积效率差。为此，因驱动电路的高输出化而造成输出段缓冲部的面积增大。另一方面，如同特开昭64-4058号公报、特开昭64-13759号公报及特开平3-105944号公报中所记载那样，可以认为在输出段缓冲部中适用纵型构造的MOS-FET来实现面积效率的提高。但是，如果来自驱动电路的输出电能的电流为数A，则为了降低导通电阻而必须增加半导体芯片的面积，也有的输出段缓冲部的面积比例达到一半以上。因此，半导体芯片的面积的增加，不仅成为半导体芯片的成品率下降的原因，而且也增加了半导体芯片的单价。
另外，现有的驱动电路的IC化，由驱动电路的高输出化使由输出段缓冲部经导线及外部引线供给半导体元件的驱动电能的电流变化率(di/dt)也比现有情况增大，产生了不可忽略由在导线及外部引线中存在的电感对输出能力造成的影响的课题。为了降低上述电感，如果可将半导体芯片上的输出段缓冲部构成电路元件以上述电感变小的方式配置在半导体芯片上，则也成为半导体芯片设计时的制约事项。特别是作为封装形式采用QFP(Quad Flat Package)的IC中，可以设计为从半导体芯片和外部之间距离最小的路径取出电流的方式。但是，即使使用这样的机构来谋求上述电感的降低，在现有的驱动电路的IC化中，还存在不能回避上述电感的影响的现状。
再有，在现有的驱动电路的IC化中，由于因驱动电路的高输出化使输出段缓冲部中的损耗发热变大，因此存在在同一半导体芯片内混存有发热量大的部分和较小的部分的课题。驱动电路具备用于根据外部指令生成驱动信号的电路部。输出段缓冲部的驱动部接受该驱动信号而驱动输出段缓冲部。生成驱动信号的电路部，由于谋求微处理带来的低消耗电能化，因此发热量小。与此相比，由于输出段缓冲部输出电流数A的输出电能，因此发热量大。为此，在同一半导体芯片内，由高温侧朝向低温侧，损耗发热容易热传递，因此必须提高高温侧的散热性能。即同一半导体芯片内混存有发热量不同的部位，因此必须对每个发热量不同的部位进行最佳的散热设计。但是，在现有的驱动电路的IC化中很难实现这一点。
还有，在现有的驱动电路的IC化中，因驱动电路的高输出化使同一半导体芯片中的用于绝缘分离的氧化膜的厚度必须要厚，从而产生了损害到至今为止一直为优点的低成本化的课题。作为半导体芯片内的绝缘分离的方式，公知的例如JI(Junction Isolation)型、DI(Dielectric Isolation)型、SoI(Silicon on Insulator)型。例如DI型，是在作为支撑体的聚硅(地电位)与形成电路元件的各层的单晶硅之间、在电路元件的各电极与单晶硅的非对应层之间分别由氧化膜进行绝缘的方式。但是，当因驱动电路的高输出化使其耐压超过数百V时，氧化膜的膜厚度必须要厚。为此，现有的驱动电路的IC化中，为了使氧化膜的厚度变厚，而使半导体芯片的制造过程所花费的时间变长，并且降低了成品率。因此，在现有的驱动电路的IC化，提高了半导体芯片的成本。
更有，在现有的驱动电路的IC化中，存在有在同一半导体芯片内高压侧电路与低压侧电路产生寄生电容耦合的状态。此时，如果伴随驱动电路的高电压化而使半导体芯片内的电压变动率(dv/dt)增大，则因寄生电容产生的电流所带来的IC的误动作的概率增加。为此，在现有的驱动电路的IC化中，考虑到寄生电容而必须重新最佳配置半导体芯片内的电路元件。因此，在现有的驱动电路的IC化中，伴随驱动电路的高电压化的新的IC的开发，需要长的开发期间。
另外，IGBT的驱动方法是着重于栅极电阻而被现有固定模式控制的，但如特开平9-46201号公报所公开那样，公开了以降低导通损耗和降低导通时的主电流的时间变化率di/dt为目的，在导通动作中的多个元件状态下使栅极电阻变化为适当的值来进行控制的方法。
但是，以往的方法使电路复杂化，并使个别元件延迟变大，并不能实现最佳的控制。
本申请的发明人对能够解决挖掘出的课题、满足上述要求的驱动电路的IC化进行了研讨。结果，本申请的发明人，发现了并未进行现有那样的单片IC化或者SoCIC化，而是通过将构成多个电路的多个电路元件对应各自的电流、电能损耗、电压、必要耐压等的水平来进行最佳分离，按照各水平集成多个电路元件，并组入各自独立的半导体芯片中的、所谓SiP(System in Package)IC化，就能解决挖掘出的课题、满足上述要求。
发明内容
在此，本发明的目的就是提供能够对应高输出(大电流)化、高电压化及低损耗化等的要求、并且能够以小型低成本实现可靠性高的半导体元件驱动用集成电路。另外，本发明的另一目的在于，提供能够解决上述课题之一或者全部的半导体元件驱动用集成电路。还有，本发明的再一目的在于，提供将上述半导体元件驱动用集成电路作为驱动电路搭载的电能变换装置。
上述半导体元件驱动用集成电路，能够通过下述那样来达成通过集成多个电路元件、驱动半导体元件、至少将对半导体元件供给驱动电能的电路元件组入与其他电路元件所组入的半导体芯片不同的半导体芯片中来构成电路。
上述电能变换装置，能够通过构成下述集成电路来达成具有电能变换用半导体元件的模块部和用于驱动半导体元件的驱动电路的控制部，驱动电路集成了多个电路元件，至少将对半导体元件供给驱动电能的电路元件组入与其他电路元件所组入的半导体芯片不同的半导体芯片中。
按照本发明，通过至少将对半导体元件供给驱动电能的电路元件组入与其他电路元件所组入的半导体芯片不同的半导体芯片中来构成集成电路，即进行SiP(System in Package)IC化，能够解决伴随驱动电路的高输出化产生的半导体芯片面积、开发期间及成本的增加、耐噪音可靠性的降低等现有的单片IC化或者SoC IC化中的课题。
图1是表示本发明的第一实施例的驱动器IC的安装结构的俯视图。
图2是图1的A-A’剖面图。
图3是图1的B-B’剖面图。
图4是表示图1的驱动器IC的绝缘布线基板的构成的剖面图。
图5是表示图1的驱动器IC的电路结构的电路框图。
图6是表示将图1的驱动器IC作为驱动电路搭载的逆变装置的安装结构的俯视图。
图7是图6的A-A’剖面图。
图8是部分地表示本发明的第二实施例的驱动器IC的安装结构的俯视图。
图9是图8的A-A’剖面图。
图10是图8的B-B’剖面图。
图11是图10的C部分的放大剖面图。
图12是表示图8的驱动器IC的电平移位电路中的寄生电容的电路图。
图13是表示图8的驱动器IC的电路结构的电路框图。
图14是表示本发明的第三实施例的驱动器IC的安装结构的俯视图。
图15是图14的A-A’剖面图。
图16是图14的B-B’剖面图。
图17是表示将图14的驱动器IC作为驱动电路搭载的逆变装置的安装结构的俯视图。
图18是图17的A-A’剖面图。
图19是表示本发明的第四实施例的驱动器IC的安装结构的俯视图。
图20是本发明的第四实施例中的各部分的波形图。
具体实施例方式
根据图1～图7说明本发明的第一实施例。图1～图3表示本实施例的驱动器IC的结构。图4表示本实施例的驱动器IC的绝缘布线基板的构成。图5表示本实施例的驱动器IC的电路结构。图6、图7表示本实施例的逆变装置的构成。本实施例的逆变装置是搭载在以电动机为车辆的唯一驱动源的电气汽车、以作为内燃机的发动机和电动机两者为车辆的驱动源的混合式汽车等的电动汽车上的电机驱动系统中所使用的电能变换装置，是将由作为车载电源的电池供给的直流电变换为交流电来供给交流电动机(例如感应电动机、同步电动机)的逆变装置。
逆变装置3由动力模块部和控制部构成，其中动力模块部由将从电池所供给的直流电变换为交流电的变换电路构成，控制部控制动力模块部的变换电路的驱动。动力模块部的变换电路由下述构成将电气性串联连接的2个作为电能变换用半导体元件(电能开关元件)的绝缘栅双极晶体管(Insulated Gate Bipolar Transistor)(以下称“IGBT”)的一相(一支路)电路，以U相、V相、W相三相(三支路)对电池电气性并联连接。各支路的IGBT之间，电气性连接对应交流负载的相的输入侧。
作为实际的硬件构成，是按照各相，将上支路侧的IGBT芯片32H及与此对应的回流用二极管芯片33H、与下支路侧的IGBT芯片32L及与此对应的回流用二极管芯片33L用焊锡固定在陶瓷绝缘基板352的布线图案351上，将它们排列设置并用焊锡固定在盒体37的底板36(降温装置)上。盒体37的长边方向的一边上埋设有与电池电连接的正极侧主电源端子30H及负极侧主电源端子30L，在盒体37的长边方向的另一边上埋设有与作为负载的电动机的U相输入侧电连接的输出端子31U、与其V相输入侧电连接的输出端子31V及与其W相输入侧电连接的输出端子31W，盒体37的短边方向向两外侧突出。
正极侧主电源端子30H用导线38与固定有各相的上支路侧的IGBT芯片32H的布线图案351电连接。负极侧主电源端子30L用导线38与固定有各相的下支路侧的IGBT芯片32L的布线图案351电连接。输出端子31U通过导线38与固定U相的下支路侧的IGTB芯片32L并通过导线38与上支路侧的IGBT芯片32H电连接的布线图案351电连接。输出端子31V通过导线38与固定V相的下支路侧的IGTB芯片32L并通过导线38与上支路侧的IGBT芯片32H电连接的布线图案351电连接。输出端子31W通过导线38与固定W相的下支路侧的IGTB芯片32L并通过导线38与上支路侧的IGBT芯片32H电连接的布线图案351电连接。
在与各相的变换电路相对的底(base)板36上的部位处，按照各相，在布线基板4上相面对配置有在固定着无源部件5和驱动器IC2的部件，并通过粘接剂等固定在底板36上。按照各相，驱动器IC2与上支路侧的IGBT芯片32H、通过设置在底板36上的驱动信号布线321H及电流检测用布线322H电连接，驱动器IC2与下支路侧的IGBT芯片32L、通过驱动信号布线321L及电流检测用布线322L电连接。盒体37内灌注有硅树脂39。
陶瓷绝缘基板352，分别在其表面上固定布线图案351、在里面固定金属化层353。作为陶瓷绝缘基板352的材质，优选如氮化铝类高热传导性的物质，但也可以为氧化铝和氮化系元素。作为底板36的材质，优选热传导性优良且低成本的Cu(铜)，但考虑到与陶瓷绝缘基板352之间的焊锡连接的可靠性等，也可以为Mo(钼)、Cu-Mo、Al/SiC复合材料、Cu/Cu2O复合材料等物质。布线基板4使用印刷布线基板或者陶瓷布线基板。
接着，对驱动器IC2的电路构成进行说明。如图5所示，在主电源(电池)的高压端子30H(正极侧…电位VCCH)上电连接第1电能开关元件(上支路侧的IGBT芯片32H)的集电极。在主电源(电池)的接地端子30L(负极侧…电位VCCL)上电连接第2电能开关元件(下支路侧的IGBT芯片32L)的发射极。在第1电能开关元件的发射极与集电极之间电连接第1回流用二极管(上支路侧的回流用二极管芯片33H)。在第2电能开关元件的发射极与集电极之间电连接第2回流用二极管(下支路侧的回流用二极管芯片33L)。第1电能开关元件的发射极与第2电能开关元件的集电极电串联连接，并与逆变装置3的输出端子31(电位VOUT)电连接。
另外，在本实施例中，第1电能开关元件及第2电能开关元件使用IGBT，但取代该元件，也可以使用MOS-FET。
第1电能开关元件的栅极的栅极端子321H上电连接上支路驱动电路212，第2电能开关元件的栅极的栅极端子321L上连接下支路驱动电路222。下支路驱动电路222的正极侧电连接着电源34L的正极侧，负极侧电连接电源34L的负极侧，其中电源34L的负极侧与主电源(电池)的接地端子30L(负极侧)连接。下支路驱动电路222被供给由电源34L输出的直流电。
第1电能开关元件的发射极与逆变装置3的输出端子31连接。为此，第1电能开关元件对主电源(电池)的接地端子30L(负极侧)为电位性浮动状态。因此，在上支路驱动电路212与电源34H之间，通过变压器等的绝缘电路元件(省略图示)而被绝缘。在上支路驱动电路212的正极侧电连接着电源34H的正极侧，负极侧电连接电源34H的负极侧，其中电源34H的负极侧与逆变装置3的输出端子31连接。上支路驱动电路212通过绝缘用电路元件被供给由电源34H输出的直流电。
驱动信号处理电路224接受由外部控制器(省略图示)输出的输入指令，生成并输出向上支路驱动电路212的驱动部(省略图示)及下支路驱动电路222的驱动部(省略图示)的驱动信号。下支路驱动电路222的驱动部接受从驱动信号处理电路224输出的驱动信号，生成并输出驱动最终输出段缓冲部223的驱动信号。最终输出段缓冲部223是输出为使第2电能开关元件导通的驱动电能的部分，其接受从驱动部输出的驱动信号并向栅极端子321L供给规定的驱动电能。
另一方面，从驱动信号处理电路224向上支路驱动电路212输出的驱动信号，经电平移位电路20变换(升压)为规定电压后被供给上支路驱动电路212的驱动部。上支路驱动电路212的驱动部接受从电平移位电路20输出的驱动信号，生成并输出驱动最终输出段缓冲部213的驱动信号。最终输出段缓冲部213是输出为使第1电能开关元件导通的驱动电能的部分，其接受从驱动部输出的驱动信号并向栅极端子321H供给规定的驱动电能。
另外，第1电能开关元件的电气性大小由最终输出段缓冲部213的电流容量(驱动能力)、第2电能开关元件的电气性大小由最终输出段缓冲部223的电流容量(驱动能力)分别决定。
可是，在现有的驱动器IC中，将构成电平移位电路20、包括最终输出段缓冲部213的上支路驱动电路212、包括最终输出段缓冲部223的下支路驱动电路222及驱动信号处理电路224的多个电路元件集成，组入同一半导体芯片上。即单片IC化或SoC IC化。相对于此，本实施例中，将多个电路元件按照其电能水平(例如电流容量)最佳分离，按照其水平将多个电路元件集成，并组入各自独立的半导体芯片中，按所谓SiP方式将驱动电路IC化。即本实施例中，将构成上支路驱动电路212的驱动部、包括电流检测电路210的电平移位电路20、下支路驱动电路222的驱动部及驱动信号处理电路224的电路元件集成、组入一个耐高压IC芯片200内，构成上支路驱动电路212的最终输出段缓冲部213的电路元件组入纵型构造的p沟道的MOS-FET芯片213p和纵型构造的n沟道MOS-FET芯片213n内，构成下支路驱动电路222的最终输出段缓冲部223的电路元件组入纵型构造的p沟道的MOS-FET芯片223p和纵型构造的n沟道MOS-FET芯片223n内，构成驱动器IC2。
另外，图5中的单点划线表示驱动器IC2的范围，虚线表示半导体芯片的范围。
下面，对本实施例的驱动器IC2的安装构成进行说明。如图1～图4所示，耐高压IC芯片200配置在矩形状的绝缘布线基板24的大致中央部分，并且用连接部件25固定在绝缘布线基板24上，并通过导线26与露出于绝缘布线基板24表面的多个焊盘27电连接。
MOS-FET芯片213n、213p以位于矩形状绝缘布线基板24上的长边方向的一侧端部并且在其短边方向上沿耐高压IC芯片200排列设置的方式、与耐高压IC芯片200相面对配置，并且用连接部件25’固定在绝缘布线基板24上，并通过导线26与露出于绝缘布线基板24表面的多个焊盘27电连接。
MOS-FET芯片223n、223p以位于矩形状绝缘布线基板24上的长边方向的另一侧端部并且在其短边方向上沿耐高压IC芯片200排列设置的方式、与耐高压IC芯片200相面对配置，并且用连接部件25’固定在绝缘布线基板24上，并通过导线26与露出于绝缘布线基板24表面的多个焊盘27电连接。
这样，通过将MOS-FET芯片213n、213p、223n、223p配置在绝缘布线基板24上，使与外部输出端子28’的距离变为最短。即本实施例中，按照与外部输出端子28’邻近的方式，设置在外部输出端子28’的附近。
另外，在本实施例中，由于驱动器IC2的输出电流大，因此MOS-FET芯片213n、213p、223n、223p的源极(半导体芯片表面侧)与绝缘布线基板24上的焊盘27，通过多条并列的导线26而电连接。另外，任意半导体芯片都是裸芯片(bare chip)。
多个外部输出端子28通过连接部件(省略图示)固定在绝缘布线基板24上、与绝缘布线基板24电连接。上述半导体芯片、包括绝缘布线基板24及多个外部输出端子28的构造体，以多个外部输出端子28的一部分露出外部的方式，由密封部件29铸模(mold)、封装。另外，图1中，为了明确驱动器IC2内的安装结构而以虚线表示密封部件29。
绝缘布线基板24如图4所示为多层布线基板。在本实施例中，在布线导体241上使用应用了Ag(银)导体的玻璃陶瓷3层布线基板。陶瓷层243的各层的布线导体241通过贯通孔242电连接。布线导体241使用Ag-Pt(白金)导体、Ag-Pd(钯)导体等的贵金属导体或者Ni(镍)导体、Cu(铜)导体等的贱金属导体。陶瓷层243使用氧化铝类氧化物系或者氮化铝类氮化物系。也可以使用其他绝缘性陶瓷。另外，在本实施例中，为谋求低成本化，作为绝缘布线基板24也可使用玻璃环氧等的树脂型绝缘多层基板。
连接部件25、25’使用焊锡、Ag浆糊(paste)等。导线26使用金、铝等。另外，通过统一导线26的材质及直径为同一种类，可以在焊接工序中实现效率化。根据情况必须区分使用的情况下，也可以使用不同种类的导线。
由密封部件29进行的铸模，主要是保护固定部分或焊接部分不受已组装后的驱动器IC2的保管时或运行时的温湿气氛及传输/运行时的机械性/热冲击等损伤为目的而实施的。密封部件29使用环氧树脂等的绝缘部件。本实施例中，上述半导体芯片、包括绝缘布线基板24及多个外部输出端子28的构造体，通过掺入硅填料(silica filler)的环氧树脂来进行传送铸模。另外，作为密封，可由焊接将密封部件29施行在绝缘布线基板24的部件搭载面上。
本实施例的驱动器IC2中，当第1电能开关元件导通时，如图1的箭头Pon所示，从内置在绝缘布线基板24内的电源布线导体(省略图示)，以经导线26、MOS-FET芯片213p、导线26、内置在绝缘布线基板24内的布线导体(省略图示)、外部输出端子28到栅极端子321H的顺序流经电流，并供给第1电能开关元件。通过这样，第1电能开关元件变为导通状态。第2电能开关元件导通时也相同，如图1的箭头Pon所示，从内置在绝缘布线基板24内的电源布线导体(省略图示)，以经导线26、MOS-FET芯片223p、导线26、内置在绝缘布线基板24内的布线导体(省略图示)、外部输出端子28到栅极端子321L的顺序流经电流，并供给第2电能开关元件。通过这样，第2电能开关元件导通。
另一方面，当第1电能开关元件截止时，如图1的箭头Poff所示，从栅极端子321H，以经外部输出端子28、内置在绝缘布线基板24内的布线导体(省略图示)、导线26、MOS-FET芯片213n、导线26到内置在绝缘布线基板24内的接地布线导体(省略图示)的顺序流经电流。通过这样，第1电能开关元件变为截止状态。当第2电能开关元件截止时也同样，如图1的箭头Poff所示，从栅极端子321L，以经外部输出端子28、内置在绝缘布线基板24内的布线导体(省略图示)、导线26、MOS-FET芯片213n、导线26到内置在绝缘布线基板24内的布线导体(省略图示)的顺序流经电流。通过这样，第2电能开关元件变为截止状态。
按照以上说明的本实施例，由于将构成最终输出段缓冲部213的电路元件组入MOS-FET芯片213p、213n内、将构成最终输出段缓冲部223的电路元件组入MOS-FET芯片223p、223n、与耐高压IC芯片200独立，因此能够提高MOS-FET芯片213p、213n、223p、223n的配置的自由度。通过这样，在本实施例中，能够将MOS-FET芯片213p、213n、223p、223n配置在绝缘布线基板24上以使与外部输出端子28’间的距离成为最短。因此，按照本实施例，由于能够将驱动器IC2内部的输出电流的导通路径通常设为最短，因此与现有的驱动电路IC相比，能降低电流路径上的阻抗的值，从而能减少由其影响而造成的输出电流的降低。另外，按照本申请的发明人所进行的实验，可以确认，与现有的驱动电路IC相比，电流路径上的阻抗的值能降低至约1/5。
另外，按照本实施例，由于作为MOS-FET芯片使用纵型构造，因此与现有的驱动电路IC相比，可以降低作为最终输出段缓冲部213、223占半导体芯片的面积。按照本申请的发明人进行的实验，可以确认，在导通电阻相同的情况下，与现有的驱动电路IC相比，半导体芯片的面积能降低约45％。相反，当半导体芯片的分配面积相同时，能够大幅度降低导通电阻，从而降低电能损耗。
还有，按照本实施方式，由于由耐高压IC芯片200分离最终输出段缓冲部213、223，故相对地从电能消耗产生的发热大的最终输出段缓冲部213、223向耐高压IC芯片200不能直接热传递该热量，因此与现有的驱动电路IC相比，能提高温度上升时的动作稳定性。由此，按照本实施例，可以提高驱动器IC2的驱动能力，并且能够以低成本实现超过输出电流10A的驱动电路的IC化，该输出电流10A是要在现有的驱动电路IC化下以增加成本并难以确保动作稳定性而实现的电流。
另外，按照本实施例，由于作为高输出/高电压(例如10A、1700V)的驱动电路使用了上述的驱动器IC2，因此能够将其搭载在逆变装置3的模块部内。通过这样，本实施例能够与现有的逆变装置相比、缩小驱动电路的占据面积。因此，按照本实施例，可实现逆变装置3的小型化、低成本化。此外，按照本实施例，由于能够减小逆变装置3的高度T，因此也能缩小逆变装置3的体积，实现逆变装置3整体的小型化。更有，按照本实施例，通过驱动电路的小型化，能够提高EMI(Electro MagneticInterference)耐性。因此，按照本实施例，不论1700V这样的高电压，也能减少因噪音产生的误动作，因此可以提供可靠性高的逆变装置3。
另外，在本实施例中，作为逆变装置是以3相逆变装置进行了说明，但对单相的逆变装置也能得到同样的效果。
(实施例二)根据图8～图13说明本发明的第二实施例。图8～图11表示本实施例的驱动器IC的结构。图12表示本实施例的驱动器IC的电平移位电路内的寄生电容。图13表示本实施例的驱动器IC的电路结构。另外，在下述说明中，仅对与前例不同的结构进行说明而省略其他说明。
本实施例是第一实施例的变形例，除最终输出段缓冲部213、223的个别芯片化外，还将构成电平移位电路20的电路元件个别芯片化，并且将耐高压IC芯片200分离为高压侧和低压侧并个别芯片化。即在本实施例中，将上支路驱动电路212的驱动部和构成电平移位电路20的电流检测电路211的电路元件组入上支路IC芯片210内。将下支路驱动电路222的驱动部和构成驱动信号处理电路224的电路元件组入下支路IC芯片220内。构成电平移位电路20的电路元件组入纵型构造的n沟道MOS-FET芯片230内。
构成上支路驱动电路212的最终输出段缓冲部213的电路元件组入纵型构造的p沟道MOS-FET芯片213p和纵型构造的n沟道MOS-FET芯片213n内。构成下支路驱动电路222的最终输出段缓冲部223的电路元件组入纵型构造的p沟道MOS-FET芯片223p和纵型构造的n沟道MOS-FET芯片223n内。
下面，对本实施例的驱动器IC2的安装构成进行说明。在本实施例中，上支路IC芯片210和下支路IC芯片220排列设置在矩形状的绝缘布线基板24的长边方向。它们通过导线26与露出于绝缘布线基板24表面的多个焊盘27电连接。在上支路IC芯片210与下支路IC芯片220之间，以夹在它们之间的方式、或者以在绝缘布线基板24的长边方向上与它们对置的方式，配置MOS-FET芯片230，并且用连接部件25’固定在绝缘布线基板24上。MOS-FET芯片230通过导线26与露出于绝缘布线基板24表面的多个焊盘27电连接。
MOS-FET芯片213n、213p、223n、223p以沿矩形状绝缘布线基板24上的短边方向的一侧端部并且沿上支路IC芯片210和下支路IC芯片220的配置排列方向设置。MOS-FET芯片213n、213p配置在矩形状的绝缘布线基板24上的长边方向的与上支路IC芯片210对置的部位上。另外，MOS-FET芯片223n、223p配置在矩形状的绝缘布线基板24上的长边方向的与下支路IC芯片220对置的部位上。
这样，通过将MOS-FET芯片213n、213p、223n、223p配置在绝缘布线基板24上，在本实施例中也使与外部输出端子28’的距离变为最短。
在上例中主要是以保护固定部分或焊接部分不受组装后的保管时或运行时的温湿环境及传输/运行时的机械性/热冲击等损伤为目的而实施的。在本实施例中，在此基础上，还兼具有以确保和维持芯片或布线图案间的高电压绝缘性的目的。例如，在VCCH为300V左右的高电压的情况下，通常在上下支路间需要600V左右的耐压。为此，在上下支路间不是仅空间及基板沿面绝缘，还有通过填充树脂，不仅能防止因异物造成的短路，还要在高湿度偏压等气氛下也能历经长期而确保绝缘性。为此，特别是在耐高压用途的情况下，优选用密封部件29进行适当封装。
图11中d1为引线端子间距离。该距离针对密封树脂沿面的追迹破坏、密封树脂剥离时的在布线基板表面的沿面破坏以及端子间的空间绝缘破坏等，而决定为有充足富裕量的值。d2为基板上的布线间距离。该距离针对密封树脂剥离时的在布线基板表面的沿面破坏等，而决定为有充足富裕量的值。d3表示导线26(低电位)与MOS-FET芯片230侧面(高电压)之间的最短距离部分。在绝缘其间的密封部件29上，由驱动器IC2的动作而被施加高压交流电。如果d3小，则导线26与MOS-FET芯片230的漏极间的寄生电容变大。
如图12所示，当导线26为栅极布线时，栅极与漏极之间存在寄生电容231，当导线26为源极布线时，源极与漏极之间存在寄生电容232。如果d3小，则寄生电容231、232变大，它们可能会对驱动器IC的动作造成影响。为此，考虑到对交流电压的密封部件29的绝缘性、以及上述寄生电容231、232对驱动器IC的动作造成影响等，而必须将d3设定为有充足富裕量的值。在本实施例中，作为MOS-FET芯片230的导线26的材质选择硬质的Au线，通过将环线(loop)高度设定比其他部分大而使d3充分大。具体地讲本实施例中，由驱动器IC的耐压，也要将d3设定为50～3000μm的范围内。
MOS-FET芯片230的源极与主电源的低压端子30L、漏极与电流检测电路211电连接。电流检测电路211的另一个端子与上支路驱动电路的电源34H的高电位侧电连接。如果将从驱动信号处理电路224输出的驱动信号施加给MOS-FET芯片230的栅极，则电平移位电路20的MOS-FET成为导通状态，信号传递电流流经电流检测电路211。在电流检测电路211中将信号传递电流变换为电压，并供给上支路驱动电路212的驱动部。通过这样，第1电能开关元件成为导通状态。电平移位电路20的MOS-FET是由其内部电阻使信号电压(电平)由低压向高压变化(shift)的元件，并接受该电位差而动作。
另外，由于MOS-FET芯片230的内部电阻有漏极与源极间的耐压(即电位差)越大电阻值越增大的倾向，因此只要不减小流经MOS-FET芯片230的电流，信号传递时的损耗就不会减小。因此，在本实施例中，通过使用在上支路IC芯片210及下支路IC芯片220内抑制信号传递电流为同等微小电流的耐高压(1000V以上)性的MOS-FET芯片230，将损耗抑制在1W以下。
按照以上说明的本实施例，能够得到与上例相同的效果。另外，按照本实施例，由于MOS-FET芯片230使用单独的纵型构造的芯片，因此能够避免在现有的驱动电路IC化下不能避免的伴随高电压化的处理上的问题。即由于在上支路IC芯片210、下支路IC芯片220中IC内部的耐压为数10V左右，因此可以不用DI或SOI类高价的绝缘分离基板及FLR等的特别耐压构造，能够依照通常的处理方法进行。因此，按照本实施例，可以实现驱动的高速化、低损耗化及芯片的小型化。另外，按照本实施例，即使作为MOS-FET芯片230制造在绝缘分离基板中也能使用成品率高、低成本、特性良好的耐高压性纵型构造的MOS-FET芯片，因此与现有的采用横型构造的MOS-FET芯片的时候相比能提高面积效率。
再有，按照本实施例，由于上支路IC芯片210、下支路IC芯片220、MOS-FET芯片230是分离的，因此能实现噪音耐性的提高。在现有的驱动电路的IC化中，由于在同一半导体芯片内存在由寄生电容耦合的高压侧和低压侧，因此由电压变化(dv/dt)造成的噪音电流而引起IC误动作的可能性大。但是，如本实施例这样的驱动电路IC化，由于能充分确保高压侧与低压侧之间的绝缘距离、另外可使它们之间的寄生电容减低至可忽略不计程度，因此能够提高噪音耐性、确保耐压电平(超过1000V)下的动作可靠性。
(实施例三)根据图14～图18说明本发明的第三实施例。图14～图16表示本实施例的驱动器IC的结构。图17、18表示本实施例的逆变装置的构成。另外，在下述说明中，仅对与上例不同的结构进行说明而省略其他说明。
本实施例是第二实施例的改良例，将上支路IC芯片210和下支路IC芯片220用焊锡球26(BGA…Ball Grid Array)面朝下(倒焊)连接在布线基板24上。通过设为这样的构成，在本实施例中，省略了导线及焊盘，从而降低了上支路IC芯片210、下支路IC芯片220的占有面积。另外，在本实施例中，通过占有面积降低，可以将上例中设置在布线基板4上的滤波器用无源部件5配置在同一封装内。作为无源部件5有芯片电阻、芯片电容器等，其提供控制电源用的噪音滤波器或控制定时功能，对驱动器IC2的高性能化和高附加价值化作贡献。
在上支路IC芯片210、下支路IC芯片220与布线基板24之间填充树脂262。通过设为这样的构成，在本实施例中，可以缓和施加给焊锡球261的热变形，实现该部分中的连接可靠性的提高。
另外，在本实施例中，在外部输出端子281也使用焊锡球。通过设为这样的构成，在本实施例中，降低了由MOS-FET芯片213p、213n、223p、223n向外部输出的电流路径上的阻抗。另外，使第1及第2电能开关元件导通/截止时的电流的流动与上例相同。
还有，在本实施例中，驱动器IC2并不用密封部件铸模(mold)，而是通过布线基板4固定在底板36上。即本实施例成为，在逆变装置3的制造最后工序中，由灌注入盒体37内的硅树脂39，兼顾驱动器IC2的高压侧与低压侧之间的绝缘的构成。另外，本实施例中，作为布线基板4使用印刷布线基板。
按照以上说明的本实施例，可以起到与上例相同的效果。另外，按照本实施例，由于在驱动器IC2的封装安装上采用BGA方式、将噪音滤波器和控制定时功能用的无源部件5设为内置方式，因此即使加上布线基板4，与现有的大型驱动电路相比也能缩小占据面积，能够实现逆变装置3的小型化、低成本化。还有，按照本实施例，由于能够通过驱动电路的小型化提高EMI耐性，因此即使在高电压(例如1700V)的情况下，也能减少因噪音产生的误动作。
在本图中仅表示了成为驱动对象的IGBT，而与IGBT连接的负载和与断开控制有关的构成及其他IGBT装置的构成都被省略。
通过本发明的驱动器IC，由于将大电流驱动能力组入了小的半导体封装内，因此可将控制栅电压的电路也集成化。
(实施例四)图19所示的本实施方式的驱动装置，包括驱动电路402及驱动电路403、分别与驱动电路402、驱动电路403和IGBT32H(32L)的栅极连接的电阻404及电阻405、栅极用电源V、控制各驱动电路的动作的控制电路406、陡度(slope)检测电路407、和经过事先预定的某一时间后将陡度检测电路407的输出传递给后段的定时电路410。
陡度检测电路407具有用于检测IGBT32H(32L)的栅极电压的时间变化率的变化率检测电路408、和对该输出波形进行整形的波形整形电路409。
但是如果是能充分实现将变化率检测电路408的输出信号传递给陡度检测电路407的后段的构成的部件，则不需要波形整形电路409。
控制电路406具有被输入导通输入信号Vin和陡度检测电路407的输出、决定切换驱动电路的定时、根据该定时切换驱动电路402和驱动电路403的逻辑电路。
栅极电阻405的电阻值Rb，设定为比栅极电阻404的电阻值Ra小。
另外本实施方式中驱动电路是由pMOS晶体管构成的，但完全可以是除此之外的其他的具有转换功能的装置。
关于其他的电路框的构成也是，只要具有同样的功能就可以，而不必完全与本实施方式所示的构成相同。
下面，使用图20对本实施方式的动作进行详细说明。
在本实施方式中，检测IGBT32H(32L)的栅极电压的时间变化率，来决定切换驱动电路402和驱动电路403的定时。
首先，如果输入导通信号Vin，则由于截止状态下的IGBT32H(32L)的栅极电压一定，因此变化率检测电路408的输出成为Low电平、JK触发器411的输出也成为Low电平、NAND栅极416的输出成为Low电平。
其结果，pMOS晶体管Sa导通、驱动电路402工作，电阻Ra的栅极电阻404有效。
通过这样，IGBT32H(32L)进入接通动作，如图20(2)所示栅极电压开始上升。
栅极电压被输入到变化率检测电路408中，由变化率检测电路408检测出栅极电压的变化率，输出波形成为如图20(3)所示那样。
这里，由于是使驱动电路的切换在接通动作中当栅极电压成为一定的镜像(mirror)期间中进行，因此在第一个脉冲信号的下降沿时JK触发器411的输出成为High电平。
此时以确实在镜像期间进行驱动电路的切换为目的，由定时电路410在仅经过实现预定的时间之后将陡度检测电路407的输出传递给后段的逻辑电路。
这样，由于逆变器415的输出成为Low电平，因此NAND栅极416的输出成为High电平，驱动电路402停止动作，并且NAND栅极414上被输入JK触发器411的输出，故pMOS晶体管Sb的栅极电位成为Low电平，驱动电路403起动、电阻5变为有效。
这样，IGBT32H(32L)的实际有效栅极电阻从镜像期间中大电阻值Ra被切换为小电阻值Rb。
即IGBT32H(32L)在接通初期通过大电阻值Ra驱动，因此电流上升较为缓和，即使存在布线等的浮动阻抗也可将噪音抑制变小，从而能实现抑制降低误动作和破坏危险的可靠性高的驱动装置。
这样的驱动方法通常被称为软切换，如果实施软切换，则能够降低因噪音造成的误动作及破坏的危险，而相反，切换时间变长、增大了切换损耗。
但是，在本实施方式中，在没有到达产生大的噪音的状态的阶段切换驱动电路、将IGBT32H(32L)的有效栅极电阻变小，因此能够实现没有增加切换损耗的软切换。
(工业上的利用可能性)按照本发明，可以对应高输出(大电流)化、高电压化以及低损耗化等的要求，并且可以提供小型、低成本、可靠性高的半导体元件驱动用集成电路以及搭载该电路的电能变换装置。
权利要求
1.一种半导体元件驱动用集成电路，是集成多个电路元件并驱动半导体元件(32)的集成电路，其特征在于，至少给所述半导体元件(32)供给驱动电能的电路元件被组入与其他电路元件所组入的半导体芯片(200)不同的半导体芯片(213，223)中来构成电路。
2.根据权利要求1所述的半导体元件驱动用集成电路，其特征在于，所述半导体芯片被搭载在具有外部连接端子的绝缘布线基板上并电连接，组入所述驱动电能供给电路元件的半导体芯片配置在所述外部连接端子的附近。
3.根据权利要求2所述的半导体元件驱动用集成电路，其特征在于，所述外部连接端子由球状的焊锡构成。
4.根据权利要求1所述的半导体元件驱动用集成电路，其特征在于，所述驱动电能供给电路元件为纵型结构元件。
5.根据权利要求2所述的半导体元件驱动用集成电路，其特征在于，包括所述半导体芯片、所述绝缘布线基板及所述外部连接端子的构造体以所述外部连接端子的一部分露出外部的方式，被由绝缘部件铸模、封装。
6.根据权利要求1所述的半导体元件驱动用集成电路，其特征在于，所述多个电路元件由高压侧电路和低压侧电路构成，所述高压侧电路驱动至少电串联连接两个所述半导体元件的电路的一方的半导体元件，所述低压侧电路驱动其另一方半导体元件，至少所述高压侧电路的所述驱动电能供给电路元件及所述低压侧电路的所述驱动电能供给电路元件分别被组入与所述高压侧电路的其他电路元件及所述低压侧电路的其他电路元件所组入的半导体芯片不同的半导体芯片内。
7.根据权利要求6所述的半导体元件驱动用集成电路，其特征在于，所述半导体芯片被搭载在具有外部连接端子的绝缘布线基板上并电连接，组入所述驱动电能供给电路元件的半导体芯片配置在所述外部连接端子的附近。
8.根据权利要求7所述的半导体元件驱动用集成电路，其特征在于，所述外部连接端子由球状的焊锡构成。
9.根据权利要求6所述的半导体元件驱动用集成电路，其特征在于，所述驱动电能供给电路元件为纵型结构元件。
10.根据权利要求7所述的半导体元件驱动用集成电路，其特征在于，包括所述半导体芯片、所述绝缘布线基板及所述外部连接端子的构造体以所述外部连接端子的一部分露出外部的方式，被由绝缘部件铸模、封装。
11.根据权利要求1所述的半导体元件驱动用集成电路，其特征在于，所述多个电路元件由高压侧电路和低压侧电路构成，所述高压侧电路驱动至少电串联连接两个所述半导体元件的电路的一方的半导体元件，所述低压侧电路驱动其另一方半导体元件，至少所述高压侧电路的所述驱动电能供给电路元件被组入与构成所述高压侧电路的其他电路元件所组入的半导体芯片不同的半导体芯片内，至少所述低压侧电路的所述驱动电能供给电路元件被组入与构成所述低压侧电路的其他电路元件所组入的半导体芯片不同的半导体芯片内。
12.根据权利要求11所述的半导体元件驱动用集成电路，其特征在于，电平移位用电路元件被组入与所述半导体芯片不同的半导体芯片内，其中所述电平移位用电路元件将从所述低压侧电路侧输出的信号变换为规定的电压并供给所述高压侧电路侧。
13.根据权利要求12所述的半导体元件驱动用集成电路，其特征在于，所述半导体芯片被搭载在具有外部连接端子的绝缘布线基板上并电连接，构成所述高压侧电路的其他的电路元件所组入的半导体芯片与构成所述低压侧电路的其他的电路元件所组入的半导体芯片在所述绝缘布线基板上，以夹着所述电平移位用电路元件所组入的半导体芯片的方式相面对配置，所述驱动电能供给电路元件所组入的半导体芯片配置在所述外部连接端子的附近。
14.根据权利要求13所述的半导体元件驱动用集成电路，其特征在于，所述外部连接端子由球状的焊锡构成。
15.根据权利要求12所述的半导体元件驱动用集成电路，其特征在于，所述驱动电能供给电路元件及所述电平移位用电路元件为纵型结构元件。
16.根据权利要求13所述的半导体元件驱动用集成电路，其特征在于，所述电平移位用电路元件所组入的半导体芯片的主面的边缘与连接部件之间的最短距离为50～3000μm的范围，其中所述连接部件电连接所述电平移位用电路元件所组入的半导体芯片和所述绝缘布线基板上的布线。
17.根据权利要求13所述的半导体元件驱动用集成电路，其特征在于，包括所述半导体芯片、所述绝缘布线基板及所述外部连接端子的构造体以所述外部连接端子的一部分露出外部的方式，被由绝缘部件铸模、封装。
18.一种电能变换装置，具有由串联在主端子间的第1及第2电能开关元件构成的至少一个支路和从低压侧电路向高压侧电路传递控制信号的升压电平移位电路，其特征在于，一个支路量的驱动电路，将上支路驱动电路及电流检测电路设为第1芯片、将下支路驱动电路及驱动信号处理电路设为第2芯片、将电平移位用耐高压nMOS设为与第1芯片、第2芯片不同的芯片。
19.根据权利要求18所述的电能变换装置，其特征在于，驱动所述第1及第2电能开关元件的最终段的半导体元件为与所述第1芯片、第2芯片不同的芯片。
20.根据权利要求18或19的任一项所述的电能变换装置，其特征在于，所述第1芯片及第2芯片、电平移位用耐高压nMOS、输出段用半导体元件被安装在绝缘基板上。
21.根据权利要求20所述的电能变换装置，其特征在于，封装为BGA(Ball Grid Array)。
22.一种电能变换装置，具有由串联在主端子间的第1及第2电能绝缘栅型开关元件(32H，32L)构成的至少一个支路和从低压侧电路向高压侧电路传递控制信号的升压电平移位电路(211)，其特征在于，包括分别与所述第1及第2电能绝缘栅型开关元件的栅极连接的多个栅极电阻(404，405)；检测所述第1及第2电能绝缘栅型开关元件的栅极电压的检测电路(408)；和根据检测电压切换栅极电阻的多个驱动电路(402，403)。
23.根据权利要求22所述的电能变换装置，其特征在于，所述检测电路和驱动电路被集成化。
全文摘要
本发明将能够对应高输出(大电流)化、高电压化以及低损耗化等的要求，并且可以提供小型、低成本、可靠性高的半导体元件驱动用集成电路以及搭载该电路的电能变换装置作为课题。为了解决该课题，将构成上支路驱动电路(212)的驱动部、包括电流检测电路(210)的电平移位电路(20)、下支路驱动电路(222)的驱动部及驱动信号处理电路(224)的电路元件集成、组入一个耐高压IC芯片(200)中，构成上支路驱动电路(212)的最终输出段缓冲部(213)的电路元件组入纵型构造的p沟道MOS－FET芯片(213p)和纵型构造的n沟道MOS－FET芯片(213n)中，构成下支路驱动电路(222)的最终输出段缓冲部(223)的电路元件组入纵型构造的p沟道MOS－FET芯片(223p)和纵型构造的n沟道MOS－FET芯片(223n)中以构成驱动器IC(2)。
文档编号H01L25/18GK1723559SQ20048000186
公开日2006年1月18日 申请日期2004年2月13日 优先权日2003年2月14日
发明者高桥可昌, 樱井直树, 由良昌士, 岩村将弘, 森睦宏 申请人:株式会社日立制作所