半导体器件及其制造方法、识别标签和信息载体的制作方法

专利名称：半导体器件及其制造方法、识别标签和信息载体的制作方法
技术领域：
本发明涉及一种具有第一面和相对的第二面的半导体器件，包括衬底，其包括半导体层和电绝缘层，并位于该器件的第一面上；集成电路，设有多个半导体元件，这些半导体元件限定在半导体层中或半导体层上，并且利用互连结构根据所希望的图案进行互连；位于该器件的第一面上的第一接触面，以及位于该器件的第二面上并连接到互连结构的第二接触面。
本发明还涉及制造这种半导体器件的方法。
本发明还涉及包括这种半导体器件的识别标签和信息载体。
可以从WO-A 02/075647中获知这种半导体器件。已知的器件是在其相对面上设有导电接触面的集成电路。该集成电路-根据常规技术-被限定在硅衬底层中，在所述硅衬底层的表面上存在电绝缘层。这种绝缘层一般是热氧化物层。该结构具有的优点是简化了识别标签中的组装第一和第二面可以互换。
已知器件的缺点是不太适合于组装在金属带中。这种金属带将不仅覆盖器件的第一面和第二面之一，而且还覆盖任何侧面。对于衬底中的半导体器件，这可能导致漏电流和寄生效应，特别是在较高的频率下。
因此本发明的第一目的是提供一种开篇所述类型的半导体器件，该半导体器件在组装在金属带中期间对寄生效应不太敏感。
这个目的是通过以下手段实现的存在电绝缘支撑层，其在第二面上覆盖集成电路，并在非有源区中在集成电路周围横向延伸，穿过该支撑层存在垂直互连，以便使第二接触面与互连结构连接；横向地部分除去半导体层，以便在非有源区中不存在，以及第一接触面通过垂直互连连接到互连结构。
本发明的器件中的集成电路实际上是封装内的岛，除了垂直互连以外，其至少对于较大的部分来说是电绝缘的。由于该岛状结构和垂直互连，因此不存在半导体衬底或侧表面上的任何互连与任何金属箔接触的风险。于是通过这种方式可以防止导致功能下降或甚至产生故障的任何非可控和不希望的效果发生。
器件的非有源区是横向地位于有源区周围的区域，在所述有源区中限定了集成电路。非有源区和有源区可以是互补的，以便填充器件的整个表面区域。然而，不排除在有源区和非有源区之间存在中间区域。非有源区则是边缘区。至此，实现了在进行叠层期间防止发生任何短路的本发明的目的。
本发明的器件的优点是可以在不损害器件稳定性的情况下减小衬底的厚度。实际上，支撑层取代半导体衬底起支撑的作用。由于可以自由地选择支撑层，因此这允许器件作为整体是可弯曲的或甚至是完全柔性的。
另一优点是由于减薄，器件可以是完全或者大部分透明的。鉴于可能的安全功能，这个特征是有利的。
将衬底的半导体层限制在某些岛上的另一个优点是单独的器件可以很容易地彼此分开不必存在要必须切断的任何陶瓷材料或金属。
在适当的实施例中，到第一接触面的垂直互连位于非有源区中，将第一接触面限定在到导电层中。第一接触面位于分离层中，而不是作为衬底的第二面上的高掺杂区，这减小了从该接触面到实际电路的电阻。而且，还减少了穿过衬底的垂直互连和相邻半导体元件之间发生不希望的相互作用的风险。
在优选实施例中，电绝缘层基本上是横向连续的，以便位于非有源区中。特别是，这个绝缘层穿过整个器件从一个侧面延伸到相对的侧面。这种连续的存在不仅有利于器件的稳定性，而且在处理期间还是有效的阻挡层-特别是蚀刻停止层。有效性很大，在于在第一面和第二面处理期间都可以如此使用它。此外，优选作为或包括氧化物的绝缘层允许建立与有机层的足够粘合。
可以用至少两种技术来提供本发明的半导体器件。在第一种技术中，使用单晶半导体衬底，在其第二面上限定元件，并提供热氧化物层。当使衬底变薄时，通过硬掩模保护半导体元件的有源区不受蚀刻方式(湿法或干法)的影响。结果，该器件在其第一面上设有台面结构(mesa)。
在第二种技术中，使用具有掩埋氧化物层的衬底。这种衬底的公知例子是绝缘体上硅(SOI)衬底。使用SOI衬底允许所得到的器件不仅是可弯曲的，而且是完全柔性的。这对于识别标签是特别有利的，其中优选使集成电路的存在保持隐秘。在这种情况下，电绝缘层位于衬底的第二面上，并且垂直互连延伸穿过它。代替氧化物的电绝缘层或者除其之外，可以存在钝化层，例如氮化物，特别是利用LPCVD提供的氮化物。这层将防止在除去衬底之后杂质、包括水、从环境扩散到器件中。由于这种SOI衬底的基底层只意味着支撑，因此对于本领域技术人员来说显而易见的是将其除去以便提供所希望的柔性。
在优选实施例中，互连结构设有第一和第二通孔焊盘，它们位于非有源区中，并且在所述焊盘上分别存在第一和第二垂直互连。由于在半导体元件的有源区外部提供垂直互连，因此可以防止或至少在相当大的程度上减少化学污染和寄生的电交互作用。而且，如果垂直互连构造在有源区的外部，则更容易防止由于压力差或热膨胀差引起的任何破裂，所述有源区实际上是大量的薄和易损坏的层的多层叠层。特别是，与集成电路中的其他图案相比，第二通孔焊盘具有大比例的尺寸。作为支撑层的厚度和贯穿该支撑层的蚀刻步骤(etching step)的结果，所述第二通孔焊盘例如可以为大约10乘10微米或更大。
高度优选的是通孔焊盘位于作为衬底一部分的电绝缘层上。这一存在有利于稳定性。在另一实施例中，通孔焊盘和垂直互连包括易延展的材料，例如Al。电绝缘层优选包括氧化物层。
支撑层优选包括有机材料。这种材料可以选择是光敏的。此外，它还可以具有大的厚度，例如在从5到20微米的范围内，以便提供所需的支撑，但是不损害柔性。其还可以具有低的介电常数。这限制了第一和第二接触面之间的寄生电容。或者，介电常数可以改变并增加到所希望的值(increase to desire)。产生的寄生电容可以用作调谐电容器，其特别适合于与偶极子天线组合。
在另一优选实施例中，支撑层也位于器件的第一面上。于是器件在其两面被封装在这种支撑层中。鉴于弯曲特性，这具有相当大的优点。器件证明对压缩应力比对弹性应力更敏感。压缩应力可能导致半导体层和/或互连结构中的微裂纹。通过同样在第一面上提供支撑层，可以将压缩应力释放到该支撑层上。很清楚，到其上的支撑层具有充分的弹性。
本发明的器件可以适当地集成在识别标签中，该识别标签还包括用于无线发射的天线。作为用于后勤保障或产品安全的识别标签的后续产品，这种识别标签可以是安全纸和结合了这种纸的文件，例如钞票、护照和其它票证。如本领域所公知的那样，看起来优选将钞票中的集成电路附着到位于钞票中的安全线(security thread)。安全线可以用作具有任何所需修改的偶极子天线。鉴于容易组装和其柔性，本发明的器件非常适合于这个目的。此外，可以将第一和第二接触面之间的寄生电容器设计成用作用于所希望的频率的调谐电容器。
或者，本发明的器件可以集成在其他装置中，包括信息载体，例如DVD或CD，或者甚至智能卡。
本发明的器件和天线之间的耦合可以作为DC耦合来实现，例如采用各向异性导电胶，而且还可以是容性的，因为接触面与天线一起形成电容器电极。有利的是，半导体器件在组装前设有胶。特别合适的胶是这种类型的胶在加热时粘着力增加。
本发明的第二目的是提供一种以耐用的方式制造本发明的半导体器件的方法。该目的是通过包括以下步骤的方法来实现的提供具有半导体层和电绝缘层的衬底、设有限定在有源区中的多个半导体元件的集成电路，半导体元件利用互连结构根据所希望的图案进行彼此互连，该互连结构包括第一和第二通孔焊盘，所述通孔焊盘位于基本上横向地在有源区外部的区域中；在第二面上施加电绝缘材料的支撑层，并在支撑层中提供对应第二通孔焊盘的接触窗口；在第二面上以所希望的图案施加导电材料，并由此提供第二接触面和在所述接触面和第二通孔焊盘之间的第二垂直互连；利用可除去的附着装置将衬底在其第二面上附着到载体上；从第一面减薄衬底，使得至少在横向地位于有源区外部和周围的一些非有源区中露出衬底的绝缘层；在第一面上提供第一接触面，其通过第一垂直互连连接到第一通孔焊盘，所述第一垂直互连延伸至少穿过绝缘层；并且从载体除去如此获得的半导体器件。
根据本发明的这种方法得到与从EP-A 1256983中获知的半导体器件相类似的半导体器件，但是其具有在底面和顶面上都有接触的明显优点。
特别优选的是使用SOI型衬底。在这种情况下，绝缘层被掩埋在衬底中。衬底还包括基底层和半导体层，在减薄步骤中除去该基底层，并且在该半导体层的表面中和在其上限定半导体元件。
可以作为集成电路的一部分或者在减薄工艺结束之后来提供第一垂直互连。优选的是在处理之前，例如作为集成电路的一部分，来提供该第一垂直互连。这具有的优点是在上述方法的步骤中没有一个需要高分辨率。
这种低分辨率构图可以在组装厂中进行，这与在半导体晶片厂中进行使用相比更便宜。如果需要的话，也可以在将器件转移到组装厂之前提供被构图的支撑层。
另外的优点是在一次操作中提供多个半导体器件，如本领域公知的那样。为了改进从载体上除去器件，优选地改为在晶片的边缘除去支撑层，并且施加粘合剂。
将参照附图对本发明的方法、半导体器件和识别标签的这些和其他方面进行进一步的说明，其中

图1至7示出该方法的第一实施例中的几个步骤的剖面图；图8示出第一实施例中的半导体器件的示意剖面图；图9-14示出该方法的第二实施例中的几个步骤的剖面图；图15示出第二实施例中的半导体器件的示意剖面图；图16示出图15的细节；以及图17示出半导体器件集成在识别标签中的示意剖面图。
附图没有按比例绘制并且相同的参考标号表示相同或相似的部件。
图1至7涉及根据本发明的半导体器件的制造方法的第一实施例。得到的器件显示在图8中。
在本发明的第一方法中，使用其中掩埋了绝缘层11的衬底10。掩埋层11通常是氧化物层，但是优选包括用于改进集成电路20的化学保护的氮化物层，所述集成电路20设置在通常外延生长的半导体材料的半导体层中和其上。在掩埋层11的相对面上，存在基底层。衬底10中的基底层和半导体层的半导体材料在这种情况下是硅。集成电路20包括在有源区A中的多个半导体元件(未示出)。这些元件利用互连结构(未具体示出)根据所希望的图案进行彼此互连。该结构包括第一通孔焊盘21和第二通孔焊盘22，所述焊盘21、22位于基本上横向地位于有源区A外部的区域B中。通孔焊盘鉴于其延展性而优选设置在铝层中。然而，或者可以采用Cu、Ni、Ag或导电膏。
图2示出将电绝缘材料的支撑层12已经施加在第二面2上之后的结果。在这种情况下，使用通常厚度为10至20μm的聚酰亚胺。在例如通过旋涂施加聚酰亚胺之前，已经清洗过表面，并且为了改善粘接性已经提供了底料层(primer layer)。在施加聚酰亚胺之后，首先将其加热到125℃，之后加热到200℃。然后施加光刻胶，将其暴露在适当的照射源下并显影。显影包括聚酰亚胺层的构造，以便产生暴露出第二通孔焊盘22的接触窗口13。同样在衬底、通常为6”晶片、的边缘区域C除去聚酰亚胺的支撑层12。在边缘区域C中除去支撑层12对产量具有有益的效果。
图3示出已经将导电层设置在衬底10的第二面2上之后的结果。以包括第二接触面31和在该接触面31与第二通孔焊盘22之间的第二垂直互连32的图案施加导电层。优选地，导电层包括Al。这与使用Al用于第二通孔焊盘22相结合，提供良好的电连接并具有所需要的柔性以承受箔的任何弯曲和在将器件叠置成标签期间的任何力。
图4示出利用可除去的附着装置41将衬底10附着到载体40之后的衬底10。该装置41在这种情况下是粘合剂层，其在利用UV-放射线进行照射时是可释放的。对此，载体40是透明的，并且在本例中是玻璃层。优选在支撑层以及第二接触面31和互连32上施加氧化物层。其优点是再次提高了产量。如果需要的话，这个层可以根据所希望的图案来进行设置。之后，给边缘区C涂底料(primer)。其结果是边缘区C中的粘合剂41和支撑层12之间的良好粘接性，而在其他区域中粘接性基本上很弱。
图5示出从第一面减薄衬底10之后的结果。通常通过研磨和利用KOH进行持续蚀刻来实现这一减薄。减薄继续进行，直到除去衬底10的基底层为止。掩埋层11在这里用作蚀刻停止层。
图6示出已经对掩埋层进行构图以便产生接触窗口14的构图之后的结果。
图7示出施加另一金属层之后的结果，通过所述另一金属层产生第一垂直互连34和第一接触面33。所述另一金属层例如包括Al或Cu。在Cu的情况下，可以施加阻挡层以便防止半导体层的任何污染。在除去载体40之后，可以分开单独的器件100。
图8示出第一实施例的本发明的器件100。器件100包括第一接触面33和第二接触面31，以及集成电路20。该集成电路设有用于建立到接触面31、33的连接的垂直互连32、34。器件100设有有源区A和非有源区B。它由支撑层12支撑。衬底10的半导体层只位于有源区A中。在这种情况下，只有衬底的左边部分是有源区中的外延生长的半导体层，和电绝缘层11。由于在非有源区B中不存在半导体层和基底层的任何部分，因此防止通过器件100的侧面101形成任何不希望的电接触。这里支撑层12具有大约5-15μm的典型厚度，优选为大约10μm，并且接触面31、33具有大约0.2-1.5μm的厚度，优选为大约1.0μm。
图9至14示出本发明的方法的第二实施例。这种方法包括与第一种方法相同的大量步骤。然而，主要差别在于衬底10。在本例中，它是没有任何掩埋氧化物层的单晶或多晶硅的衬底。氧化物层11位于衬底10的第二面上并同时用作集成电路20内的半导体元件的栅极氧化物层。以公知的方式例如通过以所需浓度注入所选材料的掺杂剂而将半导体元件限定在衬底10的表面上。而且注入的是穿过衬底10的一部分向第一面1延伸的阱。在该阱的顶部，已经对氧化物层11进行了构图，并形成电连接。这就构成了到第一接触面的第一垂直互连34，在工艺的随后阶段中提供该第一接触面。除了互连34之外，还限定第一通孔焊盘21和第二通孔焊盘22。这些通孔焊盘21、22位于有源区A的外部，不必但是可能部分地位于非有源区B中。
图10示出已经以所希望的方式施加、固化和构图柔性支撑层13以便从边缘区C除去它并且产生到第二通孔焊盘22的接触窗口13之后的结果。
图11示出已经以希望的图案将导电材料施加在支撑层12顶部的第二面上，由此限定第二接触面31和到第二接触焊盘22的垂直互连32之后的结果。
图12示出利用粘合剂41将该结构附着到载体40之后的结果。
图13示出已经从第一面1减薄衬底10并且已经施加了蚀刻掩模33之后的结果。该蚀刻掩模由导电材料制成，并且随后将用作第一接触面。这里，通过贯穿衬底10的阱形成到第一接触焊盘21的接触，所述阱是垂直互连34的一部分。这更加详细地显示在图16中，图16示出衬底10、集成电路20的元件、以及由金属迹线34A和贯穿衬底10的阱34B所形成的垂直互连34。
图14示出从第一面蚀刻衬底10并以这种方式产生台面结构50之后的结果。台面结构50还限定非有源区B，该非有源区B位于台面结构的外部，并且其中不存在半导体衬底10。观察到通孔34可以位于台面结构50的外部。在这种情况下，形成通孔34，因为在形成台面结构之后根据所希望的图案将导电层设置在衬底的第一面1上。
图15示出最后所得到的半导体器件100，其具有有源区A和非有源区B。应该注意的是，在这种情况下，在非有源区B和有源区A之间还有一个区域。器件100包括第一和第二接触面31、33以及用于将面31、33连接到集成电路20的垂直互连32、34。
图17示出将本发明的半导体器件100集成到识别标签200中的方法。通过叠置第一箔211和第二箔212来制造标签200。所述箔设置在滚筒300上，并且通过轮子310构造层叠工艺。箔211、212各自设有多个导电图案201、202，所述导电图案能用作天线，例如偶极子天线。在这种方法中，半导体器件100设置在所述箔之间。粘合剂可以位于半导体器件100上或箔201、202上，以便提高粘接性。半导体器件100设置在所述箔上而没有特定的取向。由于在非有源区B中不存在半导体衬底10，因此不存在导电图案201、202之一与器件的第一接触面和第二接触面都电接触的风险，或者由于通过半导体衬底的相互作用而存在相当大的寄生电容的风险。箔201、202中的图案还可以设计成为安全线。
本发明的器件的另一个优点是保护其有源区在叠置成标签期间不受力的影响。在进行这一叠置时，在金属区域中施加最大的力，该金属区域是垂直互连。然而，这些都位于有源区A的外部，并且任何力都将进一步引导到支撑层。由于该支撑层在器件的侧面上具有自由表面，因此它能释放这些力。而且，V形的第二垂直互连看来可以减少在叠置期间的压力的负面影响。
简而言之，本发明的半导体器件100包括集成电路20以及第一和第二接触面31、33。所述第一和第二接触面31、33利用垂直互连32、34连接到集成电路20。该集成电路20位于衬底的半导体层中。该衬底不位于非有源区B中。这导致这样的事实在器件100的侧面101上既不暴露出导电材料也不暴露出半导体衬底的一部分。由此在将器件叠置在两个金属化的箔之间形成识别标签时，防止由于器件100的侧面101上的不希望的接触而产生短路的风险。
权利要求
1.一种具有第一面和相对的第二面的半导体器件，包括衬底，其包括半导体层和电绝缘层，并位于器件的所述第一面上；集成电路，设有多个半导体元件，所述半导体元件限定在所述半导体层中和/或其上，并且利用互连结构根据所希望的图案进行互连；位于所述器件的所述第一面上的第一接触面；位于所述器件的所述第二面上并连接到所述互连结构的第二接触面；其中存在电绝缘支撑层，其在所述第二面覆盖所述集成电路，并在非有源区中在所述集成电路周围横向地延伸，穿过该支撑层存在垂直互连，从而使所述第二接触面与所述互连结构连接；横向地部分除去所述衬底的所述半导体层，以便在所述非有源区中不存在；并且所述第一接触面通过垂直互连连接到所述互连结构。
2.根据权利要求1所述的半导体器件，其特征在于到所述第一接触面的所述垂直互连位于所述非有源区中，将所述第一接触面限定在导电层中。
3.根据权利要求1或2所述的半导体器件，其特征在于所述电绝缘层在横向上基本上是连续的，以便位于所述非有源区中。
4.根据权利要求1所述的半导体器件，其特征在于所述互连结构设有第一和第二通孔焊盘，其位于所述非有源区中，并在所述焊盘上分别存在第一和第二垂直互连。
5.根据权利要求4所述的半导体器件，其特征在于所述通孔焊盘位于作为所述衬底的一部分的所述电绝缘层上。
6.根据权利要求4或5所述的半导体器件，其特征在于所述第二通孔焊盘和所述第二垂直互连包括易延展的材料。
7.根据权利要求1所述的半导体器件，其特征在于所述支撑层包括有机材料。
8.一种识别标签，包括根据权利要求1至7中任何一项所述的半导体器件和用于无线发射的天线。
9.一种信息载体，包括根据权利要求1至7中任何一项所述的半导体器件。
10.一种半导体器件的制造方法，包括以下步骤提供具有半导体层和电绝缘层的衬底、设有限定在有源区中的多个半导体元件的集成电路，所述半导体元件利用互连结构根据所希望的图形互连，该互连结构包括第一和第二通孔焊盘，所述通孔焊盘位于基本上横向地位于所述有源区外部的区域中；在所述第二面上施加电绝缘材料的支撑层，并在所述支撑层中提供对应于所述第二通孔焊盘的接触窗口；在所述第二面上以所希望的图案施加导电材料，由此提供第二接触面和所述接触面与第二通孔焊盘之间的第二垂直互连；利用可除去的附着装置将所述衬底在其第二面上附着到载体上；从所述第一面减薄所述衬底，从而至少在横向地位于所述有源区外部和周围的一些非有源区中露出所述衬底的所述绝缘层；在所述第一面上提供第一接触面，该第一接触面通过第一垂直互连连接到所述第一通孔焊盘，所述第一垂直互连延伸至少穿过所述绝缘层；并且从所述载体除去如此得到的半导体器件。
11.根据权利要求10所述的方法，其中将氧化物层掩埋在所述半导体衬底的内部，该衬底还包括基底层和有源层，在减薄步骤中除去该基底层，并且在该有源层的表面上限定所述半导体元件。
12.根据权利要求10所述的方法，其中将所述第一垂直互连设置为所述集成电路的一部分。
全文摘要
一种半导体器件(100)包括集成电路(20)和第一和第二接触面(31、33)。它们利用垂直互连(32、34)连接到集成电路(20)。该集成电路(20)位于衬底的半导体层中。该衬底不存在于非有源区(B)中。这导致这样的事实在器件100的侧面(101)上既不暴露导电材料也不暴露半导体衬底的一部分。由此在将器件叠置在两个金属化的箔之间形成识别标签时，防止由于器件(100)的侧面(101)上的不希望的接触而产生短路的风险。
文档编号H01L21/68GK1856875SQ200480027580
公开日2006年11月1日 申请日期2004年9月2日 优先权日2003年9月24日
发明者罗纳德·德克尔, 特奥多鲁斯·M·米希尔森, 安东·M·H·汤姆博, 约翰－海因里希·福克 申请人:皇家飞利浦电子股份有限公司