专利名称：使用各向同性蚀刻工艺的肖特基势垒mosfet制造方法
技术领域：
本发明涉及适用于调整电流流量的半导体器件，并且对在集成电路(IC)的范畴内的这些器件的制造具有特定的应用。本发明尤其涉及适用于调整电流流量的晶体管，该晶体管具有与沟道区域形成肖特基或者类肖特基接触的金属源极和/或漏极。
背景技术：
本领域中一种众所周知的晶体管是肖特基势垒金属氧化物半导体场效应晶体管(“肖特基势垒MOSFET(Schottky-barrier MOSFET)”或者SB-MOS)。如图1所示，SB-MOS器件100包括半导体衬底110，在该衬底上形成了源极电极120和漏极电极125，并且两者被具有沟道杂质的沟道区域140分开。沟道区域140是衬底110的电流经过区域。为了本发明的目的，在半导体衬底110中的沟道区域140从栅极绝缘体150的垂直下方延伸至与源极电极120的底部边缘和漏极电极125的底部边缘基本对准的边界。沟道杂质一般都具有最大的杂质浓度115，这通常是在源极120和漏极125电极的下方，因此是在沟道区域140的外面。
对于SB-MOS器件而言，源极120和漏极125接触中至少一个是部分或者全部由金属硅化物所构成的。因为源极120和漏极125接触中至少一个是由部分金属所构成的，所以就与衬底110和沟道区域140形成了肖特基或者类肖特基的接触。肖特基接触可以定义成在金属和半导体之间的紧密接触所形成的接触，而类肖特基接触可以定义成半导体和金属的近距离接触所形成的接触。通过由金属硅化物形成源极120和漏极125就能提供肖特基接触或者类肖特基接触或者结130和135。沟道的长度可以定义成从源极120的接触到漏极125的接触、横向跨越沟道区域140的距离。
肖特基接触或者类肖特基接触或者结130和135处于在源极120和漏极125之间所形成的沟道区域140相邻的区域内。绝缘层150处于沟道区域140的上方。绝缘层150是由诸如二氧化硅之类的材料所构成的。沟道区域140从绝缘层150垂直延伸至源极120和漏极125电极的底部。栅极电极160定位在绝缘层150的上部，并且薄的绝缘层170环绕着栅极电极160。薄的绝缘层170也称为绝缘隔离片。栅极电极160可以是搀杂的多晶硅。源极120和漏极125电极可以在绝缘隔离片170和栅极电极160下横向延伸。场氧化物190可以将器件相互电性能绝缘。在Spinnaker的第6,303,479美国专利中披露了一种典型的肖特基势垒器件。
因此，在产业中需要适用于SB-MOS的制造方法，该方法可提供具有改良性能、便于制造以及成本低廉的SB-MOS。
发明内容
一方面，本发明提供一种制造肖特基势垒MOSFET(“SB-MOS”)器件的方法，其中，源极和漏极接触中至少一个是由金属所构成的，从而可以一种可制造的方法来控制金属源极和/或漏极区域的设置。在本发明的另一方面，采用局部各向同性蚀刻控制金属源极和/或漏极区域的设置。
虽然披露了多个实施例，但是对于本领域的熟练技术人士来说，从以下显示和讨论了本发明所图示说明实施例的详细描述中，本发明的其它实施例将变得显而易见。正如所能认识到的那样，在没有脱离本发明的精神和范围的情况下，本发明可以在诸多方面进行改进。因此，附图和详细描述可以认为仅仅只是从本质上进行说明而非限制。
图1示出了现有肖特基势垒金属氧化物半导体场效应晶体管(“肖特基势垒MOSFET”或者“SB-MOS”)的剖面图；图2示出了使用半导体衬底实现工艺的本发明的示例性实施例；图3示出了使用在薄的栅极绝缘体上的图形化硅薄膜工艺的本发明的示例性实施例；图4示出了使用形成薄的绝缘体侧壁，和暴露在栅极、源极和漏极区域中的硅的工艺的本发明示例性实施例；图5示出了使用局部各向同性蚀刻工艺的本发明的示例性实施例；以及，图6示出了使用金属沉积、硅化退火以及去除未反应的金属工艺的本发明的示例性实施例。
具体实施例方式
一般来说，本发明提供了制造SB-MOS器件的方法。在本发明的一个实施例中，制造SB-MOS器件的方法包括提供半导体衬底和搀杂半导体衬底及沟道区域。该方法还包括提供与半导体衬底接触的电性能绝缘层。该方法还包括提供在绝缘层上的栅极电极，提供环绕着栅极电极的薄的绝缘层，以及在栅极电极附近的一个或多个区域上暴露衬底。该方法还包括使用局部各向同性蚀刻工艺将蚀刻栅极电极附近所暴露的区域。该方法还包括沉积薄膜金属以及将金属与所暴露的衬底进行反应，从而在衬底上形成金属硅化物。该方法还包括去除任何未反应的金属。
本发明的优点之一是所提供的金属源极和漏极电极可显著减小寄生串联电阻(~10Ω-μm)和接触电阻(小于10-8Ω-cm2)。在肖特基接触上的内嵌肖特基势垒提供了对截止状态泄漏电流的优良控制。该器件基本上消除了寄生双极性作用，使得它能够无条件地免除在存储器和逻辑中的闭锁、反弹效应，以及多单元软误差。消除双极性作用也显著地减小了与寄生双极性作用相关的其它不利效应的发生，例如，单一事件的翻转和单一单元的软误差。本发明的器件容易制造，仅仅只需要用于源极/漏极形成的两套较少的掩模，不需要浅层扩散或者深层源极/漏极注入，并且只采用低温源极/漏极形成工艺。由于采用低温工艺，所以就可以更容易形成诸如高K栅极绝缘体、富硅和金属栅极之类的新型、潜在的临界材料的集成。
图2显示了硅衬底210且它具有适用于晶体管相互电性能绝缘的手段。通过本文的讨论，提供了一种被认为可以在上面制成SB-MOS器件的半导体衬底的实例。本发明并没有将半导体衬底限制于任何特殊的类型。本领域熟练的技术人员容易意识到，许多半导体衬底都可以应用于SB-MOS器件，包括，例如，硅、锗硅、砷化镓、磷化铟、富半导体衬底和绝缘体上硅(SOI)。这些衬底材料和任何其它半导体衬底都可以使用并且都在本发明的技术范围内。
如图2所示，在衬底210上生长薄的屏蔽氧化物220，作为注入的掩模。在一个实施例中，氧化物生长到约为200的厚度。随后，适当的沟道杂质种类230是通过屏蔽氧化物离子注入的，从而对硅中预定深度D1 250提供最大杂质浓度240。在一个实施例中，对于P型器件来说，沟道杂质种类是砷，而对于N型器件来说，则沟道杂质种类是铟。然而，应当理解的是，根据本发明原理，对P型或N型器件，可以使用在晶体管中常用的任何其它适合的沟道杂质种类。在另一实施例中，沟道杂质浓度的轮廓在垂直方向上有明显的变化，而在横向方向上通常都是恒定的。在另一实施例中，最大杂质浓度的深度D1 250为大约20至200nm。
如图3所示，随后，采用化学蚀刻的方式去除屏蔽氧化物，并且生长诸如二氧化硅之类的薄的栅极绝缘体310。在一个实施例中，屏蔽氧化物蚀刻包括氢氟酸。然而，根据本发明原理，也可以使用任何其它常用于蚀刻氧化物所适用的化学方法，包括湿法和干式蚀刻。在另一实施例中，薄的栅极绝缘体包括大约6至50厚度的二氧化硅。在另一实施例中，提供具有高介电常数(高K)的材料。高K材料的实例是那些介电常数大于二氧化硅的介电常数的材料，包括，例如，氮氧化硅(nitrided silicon dioxide)、氮化硅、和诸如TiO2、Al2O3、La2O3、HfO2、ZrO2、CeO2、Ta2O5、WO3、Y2O3和LaAlO3的金属氧化物等等。通过提供原位搀杂的硅薄膜后栅极绝缘体立即开始生长。该薄膜是重搀杂，例如，对N型器件采用磷，而对P型器件采用硼。使用光刻技术和硅蚀刻技术，栅极电极320构成如图3中的工艺步骤300所示的图形。在一个实施例中，在栅极电极图形化之后，提供其它沟道杂质，使得沟道杂质浓度轮廓在垂直和横向两个方向上都发生明显的变化。
如图4所示，在硅栅极电极320的上表面425和侧壁410上提供薄的绝缘体。在一个实施例中，薄的绝缘体是厚度大约为50至500的热生长氧化物。在另一实施例中，通过采用快速热氧化(RTO)工艺，其具有持续时间为0.0至60秒的摄氏900度至1200度的最高温度，来提供热生长薄的氧化物。本领域熟练技术人员容易认识到，有许多制造方法可以用于提供薄的绝缘层，例如，沉积方法。本领域熟练技术人员还将意识到，可以使用其它材料作为薄的绝缘体，例如，氮化物，以及绝缘层可以包括多种绝缘体材料。随后，可以使用各向同性蚀刻去除在水平表面上的绝缘层(以及暴露出硅420和425)，从而暴露出水平表面，同时保留在垂直表面上的绝缘层。这样，就形成了侧壁绝缘体410。本领域熟练技术人员将会理解，栅极电极320和侧壁绝缘体410对各向同性蚀刻具有掩模的功能，使得在硅衬底上薄的绝缘层中的工作与栅极电极320的工作类似。在一个实施例中，薄的绝缘体大约为50至500。在薄的绝缘层中的工作将与对栅极电极320的工作类似，并且在偏离栅极电极320的横向距离大约50至500的范围内。在一个示例性实施例中，硅表面420下凹至栅极绝缘体的底部下大约为1nm至大约5nm的深度D2 430。在一个示例性实施例中，采用RTO工艺，提供侧壁绝缘体，在器件栅极电极和在沟道区域中的杂质可以在侧壁绝缘体形成的同时电性能激活，正如图4中的工艺步骤400所示。
如图5所示，第二蚀刻工艺步骤横向和垂直蚀刻半导体衬底。这种蚀刻称之为局部各向同性蚀刻。在一个实施例中，使用横向蚀刻速率至少为垂直蚀刻速率10％的局部各向同性蚀刻。在另一实施例中，使用垂直蚀刻速率至少为横向蚀刻速率10％的局部各向同性蚀刻。第二蚀刻的深度为D3510。横向蚀刻将半导体衬底520所暴露的垂直侧壁从侧壁氧化物410的边缘以距离L1 530横向移位到栅极电极320的下方位置。因为蚀刻是局部各向同性的，所以L1可以小于或者等于D3的十倍，或D3可以小于或者等于L1的十倍。在另一实施例中，使用横向蚀刻速率大约等于垂直蚀刻速率的蚀刻。在该实施例中，D3可以大约等于L1。在还有一个实施例中，采用SF6干式蚀刻、HF:HNO3湿法蚀刻中的任何一种或其组合或者适用于蚀刻半导体材料所常用的任何湿法或干式蚀刻来提供局部各向同性蚀刻。
如图6所示，下一步骤包括沉积适当的金属作为在所有暴露表面上的覆盖薄膜。可以采用溅射或蒸发工艺或者其它常用的任何薄膜成形工艺来提供沉积。在一个实施例中，在金属沉积的过程中，衬底是加热的，以促使所撞击的金属原子扩散在栅极绝缘体下所暴露的硅表面520。在一个实施例中，该金属大约250厚，但是通常为大约50至1000厚。虽然这里进行了讨论，其实还可参考在IC制造中有关的肖特基和类肖特基势垒和接触提供更多的实例。本发明并不认可在影响本发明范围方面可使用的肖特基界面类型的任何限制。于是，本发明特别期望采用任何形式的导电材料或合金来创建这类接触。例如，对于P型器件而言，金属源极和漏极610和620电极可以由硅化铂、硅化钯、硅化铱中的任何一种或者其组合所制成。对于N型器件而言，金属源极和漏极610和620可以由选自包含诸如硅化铒、硅化镝或硅化镱或其组合之类的稀土硅化物族材料制成。应理解的是，也可以使用在晶体管级常用任何其它适用的金属，例如，钛、钴等等，以及更多的外来金属和其它合金。在另一实施例中，硅化物源极/漏极可以采用多层金属硅化物制成，在这种情况下，可以使用诸如硅化钛或硅化钨的其它典型的硅化物。
随后，将晶圆在特定的温度下持续特定时间进行退火，使得在所有位置上金属都与硅直接接触，产生化学反应将金属转变成金属硅化物610、620和630。在一个实施例中，例如，晶圆可在大约摄氏400度下进行持续约45分钟的退火，或者通常在摄氏300至700度下进行持续大约1至120分钟的退火。与诸如栅极侧壁隔离片410的非硅表面直接接触的金属仍保持未反应，并且因此而没有影响。
随后，使用湿法化学蚀刻，以去除未反应金属，同时保留不可触及的金属硅化物。在一个实施例中，使用王水去除铂，使用HNO3去除铒。应理解的是，在本发明的范围内，适用于蚀刻铂或铒所常用的任何其它适用的蚀刻化学方法或者适用于形成肖特基或类肖特基接触所使用的任何其它适用金属系统都可以使用。现在，就完成了沟道注入、短沟道SB-MOS器件，并且准备用于栅极320、源极610和漏极620的电性能连接，如图6中的工艺步骤600所示。
该示例性工艺的结果，对沟道区域540和衬底210分别形成了肖特基或类肖特基接触，其中，肖特基接触位于局部各向同性蚀刻工艺所控制的位置上。在一个实施例中，源极610和漏极620电极与沟道区域540的界面520横向位于隔离片410的下方并且对准栅极电极640各边的边缘。在另一实施例中，源极610和漏极620电极与沟道区域540的界面520横向位于隔离片410的下方和局部在栅极电极320的下方。在还有一个实施例中，在源极610和漏极620电极与沟道区域540的界面520和栅极电极620的各边边缘之间形成了间隙。
虽然传统肖特基接触是陡峭的，但是本发明特别期望在某些条件下可以在硅衬底和金属之间使用界面层。这些界面层可以是超薄的，所具有的厚度大约为10nm或小于10nm。于是，本发明特别期望在实现本发明的过程中类肖特基接触及其等效物十分有用。此外，界面层可以由具有导电、半导电和/或类绝缘特性的材料构成。例如，可以使用氧化物或氮化物绝缘体的超薄界面层、可以使用通过搀杂隔离技术所形成的超薄搀杂层、或者，诸如锗的半导体的超薄界面层可用来在它们之间形成类肖特基接触。
SB-MOS器件的一项重要的性能特征是驱动电流(Id)，即，当所施加的源极电压(Vs)接地以及栅极电压(Vg)和漏极电压(Vd)以电源电压(Vdd)偏压时，从源极流向漏极的电流。SB-MOS器件的另一项重要的特征是总的栅极电容(Cg)，即，由诸如栅极绝缘体310、边缘场电容以及叠加电容等各种电容所确定的总的电容。驱动电流和总的栅极电容是决定电路性能的两项关键性参数。例如，晶体管的开关速度可标定为Id/Cg，即，驱动电流越大和总的栅极电容越小，则器件的开关速度就越快，从而具有更高性能的集成电路。有许多变量会影响SB-MOS器件的驱动电流和总的栅极电容，包括，例如，如图6所示，肖特基或类肖特基接触520相对于栅极电极640的横向位置。
在SB-MOS器件中，驱动电流，通常是由通过肖特基势垒进入道沟道的隧道电流密度(JSB)所确定的，它受到在源极和沟道区域界面处栅极感应电场(Es)的强烈控制。随着施加到栅极的电压(Vg)的增加，Es也随之增加。所增加的Es改变了肖特基势垒，使得JSB大致根据公式(1)而增加，这显示了JSB与Es成幂指数敏感，式中A和B都是常数，并且JSB和Es的单位分别为(A/cm2)和(V/M)。
JSB=Ae(-BES)]]>除了Vg，Es也受到接近于栅极电极640边缘的肖特基势垒沟道区域界面520的强烈影响。当界面520不是在栅极电极320的下方时，Es以及JSB和Id明显下降并且随着界面横向远离栅极电极的边缘640而持续下降。因此，本发明提供了一种制造SB-MOS器件的方法，该方法允许采用局部各向同性蚀刻技术精确控制肖特基或类肖特基源极和漏极区域相对于栅极电极的位置。本发明的工艺提供一种最大化电场Es和驱动电流Id以及优化器件性能的方法。
就总的栅极电容Cg而言，界面520相对于栅极电极边缘640的最佳位置是器件设计的一项功能和性能的需求。特别是，总的栅极电容Cg随着在界面520和栅极电极边缘640之间的距离增加而减小，同时，还值得注意的是，驱动电流Id也同时减小。性能的优化将需要在驱动电流Id和总的栅极电容Cg之间进行折衷权衡，这就使得本发明的技术可以提供更加良好的控制性。例如，使用本发明的局部各向同性蚀刻技术，可以提供界面520相对于栅极电极边缘640的位置，使得栅极电容Cg和驱动电流Id的折衷权衡最优化。
使用本发明的技术，随之会产生下列益处，但并不限制与此。第一，局部各向同性蚀刻步骤提供了在栅极电极之下的肖特基或类肖特基接触设置的精确位置的附加制造控制。所产生的肖特基或类肖特基接触位置因此可以可控制地放置在栅极电极下方的横向位置上，以使得驱动电流最大、总的栅极电容最小以及器件性能最优。第二个益处是通过蚀刻栅极电极的下方，可以减小有效沟道的长度。可以理解的是，沟道长度越短就能进一步增加驱动电流。
本发明尤其适用于在制造短沟道长度的MOSFET的情况下使用，特别是，在沟道长度小于100nm的情况下使用。然而，在本发明的教导中并没有限制将本发明的教导应用于短的沟道长度器件。本发明的教导已经在任何尺寸的沟道长度中得到良好的应用。
尽管已经参考较佳实施例讨论了本发明，但是本领域熟练技术人员将会意识到，可以在不背离本发明的精神和范围的条件下在形式和细节上进行各种变化。本发明可以应用于多种沟道、衬底和阱注入轮廓。本发明适用于金属源极和漏极技术的任何使用，无论是采用SOI衬底、富硅衬底、SiGe衬底、FinFET技术、高K栅极绝缘体、和金属栅极。该列举并没有限制。采用金属源极—漏极接触来调整电流的流动的任何器件都将具有本文所教授的益处。
然而，本发明特别适用于SB-MOS半导体器件所使用，它也可以用于其它半导体器件。因此，尽管本说明书描述了SB-MOS所使用的制造工艺，但是这些内容也应该广泛地理解成包括任何器件，只要该器件用于调整具有两点或多点电性能接触且其中至少一个电性能接触是肖特基或类肖特基接触的导电沟道的电流流动。
权利要求
1.一种制造用于调整电流量的器件的方法，该方法包括制备半导体衬底；在所述半导体衬底上制备栅极电极；在接近于所述栅极电极的区域内暴露所述半导体衬底；使用局部各向同性蚀刻将所述半导体衬底蚀刻在所述暴露区域上；在所述半导体衬底的蚀刻区域内沉积金属薄膜；以及，金属和所述衬底反应，以形成肖特基或类肖特基源极电极或漏极电极。
2.如权利要求1所述的方法，其特征在于，所述半导体衬底由硅、富硅、绝缘体上硅、硅锗、砷化镓或者磷化铟构成。
3.如权利要求1所述的方法，其特征在于，所述蚀刻步骤是使用横向蚀刻速率大约是垂直蚀刻速率的1/10至10倍的蚀刻进行的。
4.如权利要求1所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的垂直蚀刻速率和半导体衬底的横向蚀刻速率，其中，垂直蚀刻速率大约是横向蚀刻速率的10倍。
5.如权利要求1所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的横向蚀刻速率和半导体衬底的垂直蚀刻速率，其中，横向蚀刻速率大约是垂直蚀刻速率的10倍。
6.如权利要求1所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的横向蚀刻速率和半导体衬底的垂直蚀刻速率，其中，横向蚀刻速率与垂直蚀刻速率大致相同。
7.如权利要求1所述的方法，其特征在于，所述栅极电极可采用下列步骤制备在所述半导体衬底上制备薄的绝缘层；在所述绝缘层上沉积薄的导电膜；对所述导电薄膜进行图形化和蚀刻，以形成栅极电极；以及，在所述栅极电极的一个或多个侧壁上形成一个或多个薄的绝缘层。
8.如权利要求1所述的方法，其特征在于，还包括在形成肖特基或类肖特基源极和漏极电极之后从器件上去除未反应的金属。
9.如权利要求1所述的方法，其特征在于，所述反应步骤通过热退火来进行。
10.如权利要求1所述的方法，其特征在于，所述源极电极和漏极电极由硅化铂、硅化钯、硅化铱中的任何一种或者其组合所形成。
11.如权利要求1所述的方法，其特征在于，所述源极电极和漏极电极由稀土硅化物所形成。
12.如权利要求1所述的方法，其特征在于，所述肖特基或类肖特基接触至少形成在栅极电极之下的沟道区域邻近的区域内。
13.如权利要求1所述的方法，其特征在于，所述源极电极和漏极电极至少一个的整个表面形成与所述半导体衬底的肖特基或类肖特基接触。
14.如权利要求1所述的方法，其特征在于，在制备所述栅极电极步骤之前，对所述半导体衬底引入杂质，其中在源极和漏极电极之间沟道区域中的杂质由砷、磷或锑组成。
15.如权利要求1所述的方法，其特征在于，在制备所述栅极电极步骤之前，对所述半导体衬底引入杂质，其中在源极和漏极电极之间沟道区域中的杂质由硼、铟或镓组成。
16.如权利要求14所述的方法，其特征在于，所述半导体衬底具有在垂直方向上显著变化而在横向方向基本恒定的沟道杂质浓度。
17.如权利要求14所述的方法，其特征在于，所述半导体衬底具有在垂直方向上和在横向方向上都显著变化的沟道杂质浓度。
18.如权利要求15所述的方法，其特征在于，所述半导体衬底具有在垂直方向上显著变化而在横向方向基本恒定的沟道杂质浓度。
19.如权利要求15所述的方法，其特征在于，所述半导体衬底具有在垂直方向上和在横向方向上都显著变化的沟道杂质浓度。
20.一种制造用于调整电流量的器件的方法，该方法包括在栅极电极附近区域内暴露半导体衬底；使用局部各向同性蚀刻将所述半导体衬底蚀刻在暴露区域上；以及，沉积和热退火薄膜金属和所述半导体衬底，以形成肖特基或类肖特基源极电极或漏极电极。
21.如权利要求20所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的垂直蚀刻速率和半导体衬底的横向蚀刻速率，其中，垂直蚀刻速率大约是横向蚀刻速率的10倍。
22.如权利要求20所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的横向蚀刻速率和半导体衬底的垂直蚀刻速率，其中，横向蚀刻速率大约是垂直蚀刻速率的10倍。
23.如权利要求20所述的方法，其特征在于，所述局部各向同性蚀刻包括半导体衬底的横向蚀刻速率和半导体衬底的垂直蚀刻速率，其中，横向蚀刻速率与垂直蚀刻速率大致相同。
24.如权利要求20所述的方法，其特征在于，所述蚀刻步骤是使用横向蚀刻速率大约是垂直蚀刻速度的1/10至10倍的蚀刻进行的。
25.如权利要求20所述的方法，其特征在于，所述半导体衬底在所述沉积步骤的过程中被加热，以促进金属原子扩散进入所述半导体衬底。
全文摘要
提供了一种制造用于调整电流量的晶体管器件的方法，其中，该器件具有肖特基势垒金属源极—漏极接触。在一个实施例中，该方法在形成金属源极—漏极接触之前采用各向同性蚀刻工艺，以对相对于沟道区域的肖特基势垒结位置提供更好的控制。对于肖特基势垒10结位置的可控制性的改进使得驱动电流增加和器件性能优化，从而显著改进可制造性。
文档编号H01L29/78GK1868045SQ200480028742
公开日2006年11月22日 申请日期2004年10月4日 优先权日2003年10月3日
发明者J·P·斯奈德, J·M·拉森 申请人:斯平内克半导体股份有限公司