专利名称：肖特基势垒集成电路的制作方法
技术领域：
本发明大致涉及半导体集成电路(IC)领域。更具体地说，本发明涉及具有肖特基势垒金属氧化物半导体场效应管(MOSFET)并包括至少一个肖特基势垒P型MOSFET(PMOS)或N型MOSFET(NMOS)和/或肖特基势垒互补MOSFET(CMOS)的IC。
(2)背景技术在现有技术中已知的一种类型的晶体管是肖特基势垒金属氧化物半导体场效应晶体管(肖特基势垒MOSFET或SB-MOS)。SB-MOS器件的源电极和漏电极由金属构成。在金属和半导体衬底之间的界面形成肖特基势垒接触。现有技术中另一种已知的晶体管是传统的金属氧化物半导体场效应晶体管(传统MOSFET)。对比SB-MOS器件，传统MOSFET器件的源电极和漏电极由掺杂来构成。传统MOSFET器件在源极和漏极中也具有金属硅化物区域。这些源极/漏极金属硅化物区域提供与传统MOSFET器件导线的电阻性的电接触，这些导线在半导体衬底上把该器件和其它器件互连起来。金属硅化物在传统MOSFET器件的源极/漏极区域中提供与掺杂的源极/漏极区域的低电阻接触，并且与半导体衬底既不接触也不形成肖特基势垒接触。
MOSFET器件的一个重要的性能特性是驱动电流(Id)，它是在施加的源极电压(Vs)接地且栅极和漏极以电源电压(Vdd)偏置时，从源极流到漏极的电流。驱动电流是确定电路性能的一个重要参数。例如，晶体管的开关速度与Id成比例，以致驱动电流越高，器件开关越快，从而提供更高性能的集成电路。
图1示出了SB-MOS器件和传统的MOSFET器件在不同Vg下的Id132和Vd131的关系。在图1中示出的曲线示出了公知的并且不是基于测量数据的趋势。在低Vd处Id-Vd的分布曲线示出的是导通特性。SB-MOS器件Id-Vd曲线的一个特征是低Vd131的亚线性形状，如实线110、115、120、125、130所示。对于SB-MOS器件而言，亚线性Id-Vd导通是由金属源-漏极与沟道的界面上有限的肖特基势垒引起的。传统的MOSFET器件在低Vd处提供线性Id-Vd导通特性，如图1中虚线135、140、145、150、155所示。当用于集成电路(IC)中时，SB-MOS器件的线性Id-Vd导通特性潜在地降低了器件的有效开关速度。亚线性导通已经见诸于文献且作为SB-MOS器件为何不能在集成电路中得到实际使用的原因被引用(B.Winstead等人，IEEE电子器件学报(IEEETransactions on Electron Devices)，2000，第1241-1246页)。工业文献一贯教导肖特基势垒高度Φb应被减小或使之小于零，以便最小化亚线性导通现象并由此使SB-MOS器件的性能与其它MOSFET器件技术相竞争(J.Kedzierski等人，IEDM，2000，第57-60页；E.Dubois等人，固态电子学(Solid State Electronics)，2002，第997-1004页；J.Guo等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，2002，第1897-1902页；K.Ikeda等人，IEEE电子器件学报(IEEE Transactions on ElectronDevices)，2002，第670-672页；M.Tao等人，应用物理通讯(Applied PhysicsLetters)，2003，第2593-2595页)。
此外，已经报道了试图开发有效的SB-MOS。例如，韦尔奇的第5,760,449号美国专利提出了具有电性能连接的N沟道和P沟道MOSFET的肖特基势垒晶体管系统，其中，N型和P型器件的源结而非漏结电性能连接，且该系统使用中等间隙的硅化铬以形成N型和P型器件二者的肖特基势垒源极和漏极区域。在韦尔奇的图8中，提供了CMOS开关曲线。韦尔奇阐述了“由于开关的再生性质，实际的开关曲线将更陡峭”。这暗示并未获得实际的开关曲线，它也没有对所制造的电路进行测量。在从韦尔奇的类似工作中，第5,663,584号美国专利，第5,760,449号美国专利，第6,091,128号美国专利，第6,268,636B1号美国专利，以及第6,624,493B1号美国专利，韦尔奇提出了具有电性能连接的N沟道和P沟道MOSFET的各种肖特基势垒晶体管系统。但是，韦尔奇没有提供开发和制造实际的COMS电路的说明。
此外，Rishton等人在相同的半导体衬底下制造出金属源极/漏极肖特基势垒NMOS和PMOS器件对(S.A.Rishton等人，J.Vac.Sci.Technol.B，1997，第2795-2798页)。正如Rishton所阐述的那样，对于PMOS和NMOS器件二者而言，钨被用作源极/漏极材料，而Si/W用作栅极材料。Rishton没有提供肖特基势垒NMOS和PMOS器件电性能连接的说明，也没有描述或制造有效的电路。
类似地，Krivokapic的第6,555,879号美国专利提出了金属源极/漏极SOICOMS集成电路。由Krivokapic列7，第59-67行所教授的那样，对PMOS和NMOS二者而言，单个材料被用来形成源极/漏极区域。Krivokapic没有揭示制造或测量任何有效的肖特基势垒电路。
尽管做了这些尝试，但还没有一种已知参考文献教授了具有至少一个肖特基势垒MOSFET器件(肖特基势垒集成电路)的制造好的集成电路已经通过测试和报道。在工业中存在着开发肖特基势垒集成电路的需求，与其它COMS技术相比较，它具备性能、制造能力和成本的优势。
(3)发明内容在一个方面，本发明提供了一种集成电路，该集成电路包括至少一个NMOS器件或PMOS器件；其中NOMS器件和PMOS器件中的至少一个是具有大量体电荷传输的肖特基势垒MOS(SB-MOS)器件。
在本发明的另一个方面，提供了一种CMOS电路。该CMOS电路包括至少一个肖特基势垒NMOS器件；至少一个肖特基势垒PMOS器件，该肖特基势垒PMOS器件与至少一个肖特基势垒NMOS器件相连接；其中肖特基势垒NMOS器件和肖特基势垒PMOS器件中的至少一个提供大量体传输。
在本发明的一个实施例中，肖特基势垒NMOS器件和肖特基势垒PMOS器件每个包括半导体衬底，半导体衬底上的栅极电极，以及半导体衬底上的源极电极和漏极电极。源极电极和漏极电极确定了具有沟道长度和具有移动电荷载流子的沟道区域，其中源极电极和漏极电极中的至少一个形成与衬底的肖特基接触或类肖特基接触。
虽然已揭示了多个实施例，根据下面显示和描述本发明的示例性实施例的详细描述，对本领域哪些技术人员来说，本发明的其它实施例将变得更加明显。如同将要认识到的一样，本发明能够在各个显著的方面进行修改，只要所有的修改不背离本发明的精神和范围。因此，附图及详细描述应被认为实质上是示例性的而非限制性的。
(4)
图1示出了SB-MOS器件和掺杂源极-漏极MOSFET器件的示例晶体管曲线；图2示出了本发明的肖特基势垒互补金属氧化物半导体场效应晶体管(SB-MOS)的示例性实施例的剖面图；图3示出了依照本发明的原理，具有串联连接的肖特基势垒PMOS和肖特基势垒NMOS器件的肖特基势垒反相器电路的布置的示例性实施例；图4示出了25nm肖特基势垒PMOS器件的蒙特卡洛(Monte Carlo)器件仿真的示例性实施例，该实施例示出了在沟道区域中电荷载流子的分布；图5示出了25nm传统PMOS器件的蒙特卡洛(Monte Carlo)器件仿真的示例性实施例，该实施例示出了在沟道区域中电荷载流子的分布；图6示出了在25nm肖特基势垒PMOS器件和25nm传统PMOS器件中电荷载流子分布的直方图的示例性实施例，其中直方图显示到1.0nm的深度；图7示出了在25nm肖特基势垒PMOS器件和25nm传统PMOS器件中电荷载流子分布的直方图的示例性实施例，其中直方图显示到10.0nm的深度；图8示出了肖特基势垒PMOS器件的电流增益的曲线的示例性实施例，其中通过外插法估计单位电流增益；图9示出了比较测量的肖特基势垒PMOS器件和传统PMOS器件的单位电流增益的示例性实施例，其中肖特基势垒PMOS器件提供优异的单位电流频率性能；以及图10示出了根据本发明肖特基势垒PMOS的跨导曲线的示例性实施例。
(5)
具体实施例方式
通常，本发明提供集成电路。该集成电路由至少一个NMOS器件或至少一个PMOS器件构成；其中至少一个NMOS器件或至少一个PMOS器件是具有大量体电荷输送的肖特基势垒MOS器件。在一个实施例中，肖特基势垒BMOS和肖特基势垒PMOS器件各自由半导体衬底和半导体衬底上的栅极电极构成。在半导体衬底上的源极电极和漏极电极限定了具有沟道长度和具有移动电荷载流子的沟道区域，其中源极电极和漏极电极中的至少一个形成与衬底的肖特基或类肖特基接触。
作为独特的优点，发明人已经发现，金属源极和漏极电极可极大减小寄生串联电阻(～10Ω-μm)和接触电阻(小于10-8Ω-cm2)。在肖特基接触处的内置的肖特基势垒提供对截止状态漏电流的出色控制。器件基本上消除了寄生双极作用，使它无条件地免除在存储器和逻辑线路中的闩锁效应、反向效应以及多单元软错误。双极作用的消除也极大地减少了与寄生双极作用有关的其它不利效应的发生，诸如单独事件干扰和单个单元软错误。本发明的器件便于制造，用于源极/漏极形成所需的掩膜要少两种，没有浅层扩散或深层源极/漏极注入，并只采用低温(＜500℃)源极/漏极工艺。由于是低温处理，所以更容易形成诸如高k栅极绝缘体的应变硅和金属栅极的新型、潜在的关键材料的形成。
图2示出了本发明的示例性实施例的横截面视图，如肖特基势垒COMS电路(SB-MOS)200所例示的那样。该实施例包括在半导体衬底203上的肖特基势垒NMOS(SB-NMOS)器件201和肖特基势垒PMOS(SB-PMOS)器件202，SB-NMOS和SB-PMOS器件电性能连接。本领域技术人员将容易认识到，SB-CMOS电路可由多个SB-MOS器件和多个传统MOS器件的多种组合来构成。一个这样的例子包括由半导体衬底上SB-NMOS器件和传统PMOS器件组成的SB-CMOS电路，该SB-NMOS和该传统的PMOS电性能连接。
贯穿这里的整个讨论，提供了在衬底上面形成SB-CMOS电路的参考例子。本发明并不将半导体衬底限于特殊类型。本领域技术人员将容易地认识到，许多半导体衬底可用于SB-CMOS电路，例如，包括硅、硅锗、砷化镓、磷化铟、应变半导体衬底以及绝缘体上硅(SOI)。这些衬底材料和任何其它半导体衬底都可以使用，并且它们也都在本发明的教导范围之内。
在本发明的SB-CMOS电路中，SB-NMOS和SB-PMOS器件201、202包括源极电极210、211和漏极电极215、216，它们由具有沟道杂质的沟道区域220、221隔开。绝缘膜230位于沟道区域220、221的上部。沟道区域220、221为衬底203的导通态电流运输区域，其中诸如空穴和电子的移动电荷载流子从源极210、211流到漏极215、216。当由于加上了适当的电偏压使得从源极到漏极流过显著的电流时，诸如SB-NMOS201或SB-PMOS器件202的器件处于导通状态。
对于传统的MOSFET器件而言，沟道区域通常离绝缘层230非常接近，并且没有充分垂直向下延伸进入半导体衬底203。具有薄沟道区域或反型层的器件被称为表面传输器件。例如，表面传输区域或反型层大约为2nm厚，但更一般地是从1nm到3nm厚。与传统的MOSFET表面传输器件对比明显，本发明SB-CMOS电路中的SB-MOS器件201、202的沟道区域220、221，可充分垂直向下延伸进入体半导体衬底。大量的移动电荷位于表面传输区域或反型层之外的体半导体衬底内。例如，大量的移动电荷遍布体半导体衬底垂直距离反型层直到大约30nm的深度。在另一个实施例中，大量的移动电荷遍布体半导体衬底垂直距离栅极电极230对沟道区域220、221的界面直到大约50nm的深度。沟道区域220、221可包括表面传输区域222和体传输区域223。对于本发明而言，具有位于体传输区域223内的大量移动电荷的SB-NMOS或SB-PMOS器件201、202被称为具有大量的体电荷传输。具有大量的体电荷传输的器件被称为大量体传输器件。在另一实施例中，大量体电荷传输器件具有至少10％的遍布体电荷传输区域223和表面传输区域222之外的移动电荷。在另一实施例中，大量体电荷传输器件具有至少20％的遍布体电荷传输区域223和表面传输区域222之外的移动电荷。在还一个实施例中，大量体电荷传输器件具有至少20％的遍布体电荷传输区域223和表面传输区域222之外的移动电荷，表面传输区域222位于栅极绝缘体230到沟道区域220、221的界面的0到2nm的范围之内。
由于表面传输MOSFET器件在直接位于栅极绝缘体与沟道区域的界面之下的薄反型层中具有电流流动，栅极绝缘体界面的粗糙导致移动的电荷载流子散射。这种散射机制以及诸如由于在栅极绝缘体中俘获电荷所引起的库仑散射效应的其它机制，降低了有效电荷载流子迁移率，μ。与表面传输器件相比较，本发明的大量体传输器件提供了在体半导体衬底中的大量移动电荷。因为大量的移动电荷距离栅极界面越远，则位于体半导体衬底中的移动电荷对表面和库仑散射效应的敏感性越低。出于这个原因，本发明的大量体电荷传输器件的有效电荷载流子迁移率μ将比表面传输器件高，这将改善器件性能。
再参考图2，源极210、211或漏极215、216(或二者)部分或全部由金属构成。由于源极210、211或漏极215、216部分由金属构成，它们与衬底203和沟道区域220、221形成肖特基或类肖特基接触250、251。肖特基接触在金属和半导体之间的界面形成，类肖特基接触是由金属和半导体非常接近而形成，其中，例如，金属和半导体隔开大约0.1到10nm。肖特基或类肖特基接触或结250、251可通过由金属硅化物形成源极210、211和/或漏极215、216来提供。肖特基或类肖特基接触或结250、251也可通过在源极210、211和漏极215、216与半导体衬底203之间加入薄的界面层(未示出)来实现。在另一示例性实施例中，源极210、211和漏极215、216也可由层叠的金属来组成，其中第一层金属设置为与半导体衬底203相接触，而添加的金属可用来包覆或覆盖在第一层金属的上表面。沿着对应于金属源极/漏极210、211、215、216与半导体衬底203的界面分布的肖特基(或类肖特基)势垒250、251本能地起到限制电荷载流子的作用。
贯穿这里的讨论，将提供关于IC制造的肖特基或类肖特基势垒和接触的参考例子。本发明不认可关于可使用何种类型的肖特基界面影响本发明的技术的任何限制。因此，本发明特别期望这些类型的接触采用任何形式的导体材料或合金来建立。例如，对于SB-PMOS器件而言，金属源极和漏极211、216可由硅化铂、硅化钯或硅化铱中的一种或组合来构成。对于SB-NMOS器件而言，金属源极和漏极210、215可由来自包括诸如硅化铒、硅化镝或硅化镱或其组合的稀土硅化物的组的材料来构成。
另外，虽然传统的肖特基接触是陡峭的，本发明特别期望在一些情况下可在硅衬底和金属之间实现界面层。这些界面层可以是超薄的，具有大约10nm或更小的厚度。因此，本发明特别期望类肖特基接触或它们的等效物在实现本发明方面是有用的。此外，界面层可包括具有导电、半导电、和/或类似绝缘体特性的材料。例如，其中，可使用氧化物或氮化物绝缘体的超薄界面层、或可使用由杂质分离技术所形成的超薄杂质层、或可使用诸如锗之类的半导体超薄界面层来形成类肖特基接触。
参照图2，沟道长度是从源极210、211到漏极215、216电极的距离，横向穿过沟道区域220、221。在沟道区域220、221中提供了沟道杂质。铱和砷可分别用于SB-PMOS和SB-NMOS沟道杂质。沟道杂质浓度外轮廓(profile)通常具有最大浓度，它在源极210、211或漏极215、216电极下面，并由此在沟道区域220、221的外面。出于本发明的目的，不限于单独在沟道区域220、221内提供沟道杂质、也可在充分位于沟道区域220、221之外的区域中发现沟道杂质，并可具有任何杂质浓度和杂质外轮廓。在另一个实施例中，试了反向(retrograde)沟道注入，它在半导体衬底中大约5到100nm的深度具有大约1×1017cm-3到1×1020cm-3的峰注入浓度，在栅极绝缘体230与沟道区域220、221的界面处具有大约1×1015cm-3到1×1019cm-3的浓度。
绝缘层230由诸如二氧化硅之类的材料构成。在另一实施例中，具有高介电常数(高K)的材料被用于绝缘层230。高K材料的例子为那些具有大于二氧化硅的介电常数的材料，例如，包括氮化二氧化硅(nitridedsilicon dioxide)、氮化硅、以及诸如TiO2、Al2O3、HfO2、ZrO2、CeO2、Ta2O5、WO3、Y2O3、和LaAlO3等之类的金属氧化物。第一和第二栅极电极270、271置于绝缘层230的上面，薄绝缘层侧壁隔离片275围绕栅极电极270、271。栅极电极270、271可以是掺杂的多晶硅，其中硼和磷杂质被分别用于SB-PMOS栅极电极271和SB-NMOS栅极电极270。栅极电极270、271也可由一种或多种金属构成。栅极电极270、271可由相同的金属或不同的金属构成。源极210、211和漏极215、216电极与沟道区域的界面213横向位于隔离片275的下方并且与栅极电极270、271各边边缘相对齐。在另一实施例中，源极210、211和漏极215、216电极与沟道区域的界面213横向位于隔离片275的下方和局部在栅极电极270、271的下方。在还有一个实施例中，在源极210、211和漏极215、216的电极与沟道区域的界面213和栅极电极270、271各边边缘之间形成了间隙。场氧化物280将器件互相隔离，场氧化物例如可以是LOCOS或STI场氧化物。
图3示出了本发明的较佳示例性实施例的俯视图，以SB-CMOS反相电路及其典型的工作和偏压条件为例。SB-PMOS器件302的源极301与正电源电压Vdd303相连接，而SB-NMOS器件305的源极304与Vss306相连接，通常接地。栅极接触307和308分享公共输入电气连接Vg309，而漏极接触301和311分享公共输出电性能连接Vo312。可使用或不使用阱注入320、321。若提供阱注入，它们可以与电阻性接触电性能连接或不连接。采用这组示例性的偏压条件，在两个器件302和305的公共漏极连接处的输出电压Vo312取决于在栅极处的输入电压Vg309。当Vg309为高时(通常Vdd303)，那么N型器件305导通，而P型器件302为截止。就是说，在P型器件320不导通的同时，N型器件305导通。结果输出电压Vo312变成低电压Vss306。当Vg309为低(通常Vss306)时，发生相反的情形。此时N型器件305截止，而P型器件302导通，输出电压Vo312变成P型源极的电压，或Vdd303，有效地提供了反相作用。
本领域普通技术人员将理解的是，上述SB-CMOS反相器电路仅仅是使用互补SB-PMOS和SB-NMOS晶体管的一种示例性方式，在不背离本发明的精神和范围的情况下，在集成电路中，存在结合SB-PMOS和/或SB-NMOS晶体管的许多变化。此外，可方便地使用只使用一种类型的肖特基势垒晶体管(只用SB-PMOS或只用SB-NMOS)的集成电路。此外，在不背离本发明的精神和范围的情况下，可使用把至少一种SB-PMOS或SB-NMOS晶体管与传统掺杂的PMOS和/或NMOS晶体管相结合的集成电路。
为了解决SB-CMOS技术能否在IC中有效使用的问题，发明人参照SB-MOS器件工作的原理和物理学，已经进行了大量的研究，其原理和物理学不同于传统的MOSFET器件。作为背景，Winstead和Ravaioli(B.Winstead等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，2000，第1241-1246页)使用全频带蒙特卡洛器件仿真器(A.Duncan等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，1998，第867-876页)以分析SB-PMOS性能。Winstead仿真了具有浓度为1015cm-3轻微掺杂衬底的25nm的SB-PMOS。他没有仿真在第1243页上的图4(B.Winstead等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，2000，第1241-1246页)中示出的器件沟道中的任何附加的反向注入或光晕注入。Winstead在其中示出了移动电荷载流子“像以相当宽的角度”进入沟道。对移动电荷载流子的位置未提供定量分析，但是Winstead注明了“由于沟道中的低掺杂，载流子没有如传统MOSFET那样非常接近于表面。”Winstead既没有教导也没有量化在SB-MOS器件的沟道区域中的移动电荷分布，并且没有将该电荷分布与传统MOSFET器件做比较。其它人已经仿真了SB-MOS分立器件和SB-CMOS电路，诸如Connelly等人(D.Connelly等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，2003，第1340-1345页)，但是没有教导SB-MOS器件的详细电荷分布。因此，需要在SB-MOS器件中电荷分布的更详细的教导，以及在电路中这种电荷分布如何影响SB-MOS器件的性能。
发明人已经准确量化了在具有多种实际的沟道掺杂配置的SB-MOS和传统的MOSFET器件的沟道区域中的电荷分布。使用蒙特卡洛器件仿真器可进行仿真(A.Duncan等人，IEEE电子器件学报(IEEE Transactions onElectron Devices)，1998，第867-876页)。在本教义中，图4示出了对于栅极氧化物厚度为18埃、N+多栅极(poly gate)及偏压为Vs＝0.0V、Vd＝-1.1V、Vg＝-2.9V的25nm沟道长度SB-PMOS器件沟道区域中的载流子位置的及时快照。不像Winstead报道的仿真，由本发明人仿真的器件具有用来控制截止状态漏电流的反向沟道注入。仿真的反向沟道注入具有横向均匀而垂直尺寸剧烈变化的沟道掺杂外轮廓。位于沟道区域大约50nm深度的沟道掺杂外轮廓大约2×1018cm-3的峰浓度。在栅极绝缘体与沟道区域界面的掺杂浓度为4×1016cm-3。
移动电荷载流子用位于源极420和漏极430之间并位于栅极电极的栅极绝缘体440之下的小的黑色符号410来表示，这里未示出栅极电极。每个符号410可根据权重因子表示1或多个电荷载流子(A.Duncan等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，1998，第867-876页)。类似地，图5示出了对于栅极氧化物厚度为18埃、N+多栅极及偏压为Vs＝0.0V、Vd＝-1.1V、Vg＝-2.9V的25nm传统PMOS器件沟道区域中的载流子位置的及时快照。再次，移动电荷载流子用位于源极520和漏极530之间并位于栅极电极的栅极绝缘体540之下的小的黑色符号510来表示，这里未示出栅极电极。对于传统MOSFET器件的情况，移动载流子也被认为在器件的源极520和漏极530区域中。从这些图形来看，由于电荷载流子的分辨率受到图中的像素、图的分辨率以及图的放大率的限制，位于沟道中的电荷并没有明显定量。本领域的普通技术人员不能够从这些图中定量地推断出在沟道区域中的移动载流子分布方面有什么样的不同，除了说对于SB-MOS而言，电荷比传统MOSFET显得更分散。根据图4和图5中示出的这些曲线，不容易清楚的是，当用于集成电路中时这些电荷分布的差异如何影响器件性能。因此，如下面的教义所述，需要进一步的教导对电荷分布差异定量和影响SB-MOS器件的性能。
图6以在传统PMOS器件(阴影线条610)和SB-MOS器件(黑条620)沟道区域中电荷分布的直方图格式示出了统计的分析，这些器件在前面段落以作出描述。该分析考虑了电荷权重因子，并从而考虑了在沟道区域中实际的电荷密度分布。对于给定的深度630，横跨沟道区域汇集的全部电荷用沟道区域中的全部电荷来归一化，并用全部移动电荷载流子640的百分比来绘图。在图6中，电荷分布直方图600只显示到1.0nm的深度650。深度630是进入到器件栅极绝缘体垂直下方的沟道区域的距离，在0.0nm处的深度处是器件的栅极绝缘体和沟道区域之间的界面。
对于传统的PMOS器件而言，电荷的90％被定位于刚好在栅极绝缘体下方的首个1.3nm内，而对于SB-PMOS器件而言，则必须累计到栅极绝缘体下方的10.3nm的深度，以便将电荷的90％定位在沟道区域之内。此外，对于传统PMOS器件而言，电荷的50％被定位在栅极绝缘体下方的首个0.25nm内，而对于SB-PMOS器件而言，电荷的50％位于栅极绝缘体的1.9nm之内。
如图7所示，当考虑直方图分布至进一步的深度时，在沟道区域中电荷分布垂直外轮廓的差异变得更加清楚。和图6一样，图7以电荷在传统PMOS器件(阴影线条710)和SB-MOS器件(黑条720)沟道区域中分布的直方图格式示出了统计的分析。对于给定的深度730，横跨沟道区域汇集的全部电荷用沟道区域中的全部电荷来归一化，并用全部移动电荷载流子740的百分比来绘图。在图7中，显示电荷分布直方图700直到10.0nm的深度750。又，深度730是在器件栅极绝缘体垂直下方的沟道区域中的距离，在0.0nm处的深度处是器件的栅极绝缘体和沟道区域之间的界面。对于传统MOSFET器件而言，发现电荷的74.5％在栅极绝缘体的0.5nm范围内。但是，对于SB-PMOS器件而言，发现，只有电荷的33.7％位于栅极绝缘体的0.5nm范围之内。该分析量化了在电荷如何分配在这两种类型器件的沟道区域中的方面的巨大差异。在现有技术中从未教导和示出这样的分析。
发明人已经对更多其它器件几何形状和结构，进行了如图6和图7中所示相似的试验和分析。例如，对于肖特基势垒，金属源极和漏极电极的厚度从5nm变化到30nm。计算者直觉地发现，在沟道区域中的移动电荷分布随着电极厚度减少而变得更分散。例如，考虑到表面传输区域具有2nm的厚度，移动电荷的59％、60％和61％分别分布位于源极/漏极厚度为30nm、15nm和5nm的器件的体传输区域内。而且，肖特基势垒器件的沟道长度从25变化到100nm。100nm器件的电荷分布连续示出大量体电荷传输。例如，考虑到表面传输区域具有2nm的厚度，移动电荷的59％、60％和42％分别分布位于沟道长度为25nm、50nm和100nm的器件的体传输区域内。对于所有这些仿真，至少10％的移动电荷载流子位于整个体电荷传输区域和表面传输区域之外。简单地说，SB-MOS器件与传统MOSFET器件相比可连续提供更多大量的体电荷传输。
如果有的话，要考虑大量体电荷传输对于本发明的SB-MOS电路的性能的影响。为此，应考虑栅极电容Cg。COMS电路的开关速度是当输入电压Vg发生变化时该电路能够从导通状态转换到截止状态的速度。例如，参考图3，当输入电压Vg和从高(Vdd303)变到低(Vss306)，在输出电压Vo302达到一个新的稳定值之前会有延迟。Vo302变化的延迟时间决定电路中的开关速度或器件的速度，这部分地决定了IC工作的整体速度。CMOS电路开关速度由多个参数决定。一个重要参数是MOSFET器件的总的有效栅极电容Cg。作为本领域技术人员的已知内容，本征MOSFET延迟(τ)由下式给出τ＝CgVdd/Id(1)式中Cg是总的MOSFET栅极电容。器件的本征开关速度S＝1/τ。SB-MOS文献集中在Id和亚线性导通效应，亚线性导通效应减少了与τ有关系的Id分量，从而增加了τ并减小了本征速度S。然而，同时，由于如上述教导所述的大量体电荷传输，Cg被降低而器件的本征速度等到增加。现有技术教导中还没有SB-MOS器件的τ方程的有关Cg分量。
尽管迄今为止，没有现有技术对使用SB-MOS器件制造的电路报道过测量的电路性能，本发明人已经成功地制造出高性能独立的SB-PMOS晶体管和能够被电性能测试的器件。已经制造出类似于图4中仿真器件的SB-PMOS器件并进行了电性能测试。该器件具有25nm的沟道长度，1.8nm纯SiO2栅极电极，N+多栅极，以及硅化铂源极/漏极电极。制造和测试了具有1×1015cm-3轻微掺杂衬底和没有附加沟道掺杂的第一SB-PMOS器件。在Vdd＝-1.1V，测量出器件的导通电流为624μA/μm，而截止电流为6140nA/μm，导致导通/截止电路比为102。
已经制造和测试了第二SB-PMOS器件，它包括在沟道区域中大约50nm的深度具有2×1018cm-3峰注入浓度的反向砷沟道注入。砷沟道注入在栅极绝缘体与沟道区域的界面具有约为4×1016cm-3的浓度。在Vdd＝-1.1V，测量出器件的导通电流为460μA/μm，而截止电流为168nA/μm，导致导通/截止电路比为2738。尽管没有对器件进行优化，但其性能可采用集成优化得到明显的改善，对于沟道长度为25nm的高性能逻辑器件而言，它具有近乎满足ITRS发展(半导体2003版工艺集成器件和结构的C.国际工艺技术发展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13页)所要求的导通和截止电流。此外，它示出了对SB-MOS器件而言相对简单的反向沟道注入如何提供用于控制截止状态漏电流的有效手段。例如，对于制造好的器件，反向沟道注入将截止状态电流从6140减小到168nA/μm，而用较小倍数将导通电流从624减小到480μA/μm，导致导通/截止电路比提高了26.8倍。反向沟道注入将不足以控制沟道长度为25nm的类似传统MOSFET器件的截止状态漏电流。在图4中仿真的器件与具有反向沟道注入制造好的和电性能测试的第二器件非常相似。这些蒙特卡洛仿真和随后的统计分析显示，该制造好的器件呈现了大量的体电荷传输。
如序列号为60/504,078的交叉引用临时专利申请中所描述的那样，在晶圆上，使用网络分析仪，测量直到40GHz的散射参数(S-参数)，并且图8示出RF结果。对于栅极长度大约为75(830)、55(840)和25nm(850)的器件，绘出以频率820为函数的电流增益参数|h21|810。这些器件具有1.8nm纯SiO2栅极电极，N+多栅极，以及硅化铂源极/漏极电极。这些器件没有反向沟道注入。|h21|810到0dB的外插法提供了单位电流增益频率或截止频率fT的估算。栅极长度约为75nm(830)和55nm(840)的器件分别具有92和170GHz的外插的fT值。栅极长度约为25nm(850)的最短栅极长度器件具有280GHz的外插的fT值。竭尽所知，对硅MOS晶体管而言，这是迄今所报道的最高fT。
测量直到110GHz的附加S参数数据。在标准偏压条件下和在过驱动偏压条件下，测量具有反向沟道注入的器件，否则器件参数与上面描述的相同。反砷沟道注入在沟道区域中大约50nm的深度具有1×1018cm-3峰注入浓度。砷沟道注入在栅极绝缘体与沟道区域的界面具有约为2×1016cm-3的浓度。该标准偏压条件基于栅极长度为25nm、55nm和75nm的器件的半导体的国际工艺技术发展(半导体2001版工艺集成器件和结构的C.国际工艺技术发展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2001，第7页；半导体2002升级工艺集成器件和结构的C.国际工艺技术发展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2002，第31-32页；半导体2003版工艺集成器件和结构的C.国际工艺技术发展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13页)。过驱动偏压条件是在偏压点的整个范围内的标准偏压条件之上增加Vd或Vd和Vg二者的条件。图9概括了SB-PMOS fT900标准偏压测量值910和过驱动测量值920以及以栅极长度940作为函数将上述数据和硅衬底上的传统PMOS器件930的数据做比较(V.Ferlet-Cavrois等人，IEEE电子器件通讯(IEEE Electron Device Letters)，1998，第265-267页；J.N.Burghartz等人，IEEE电子器件通讯(IEEE Electron Device Letters)，2000，第864-870页；H.S.Momose等人，IEEE电子器件学报(IEEE Transactionson Electron Devices)，2001，第1165-1174页；N.Zamdmer等人，VLSI 2004研讨会技术论文(2004Symposium on VLSI Techonology Digest of TechnicalPapers)，2004，98、99页)。从图9可以清楚地知道，作为在本发明中使用的SB-PMOS器件与传统的PMOS数据相比，提供了极佳的单位电流增益频率性能。例如，55nm LgSB-MOS器件在标准偏压条件具有164-178GHz的fT，而传统PMOS器件内插的fT在55nm的Lg大约为70-80GHz。SB-PMOS器件在相同的栅极长度不用过驱动该器件可提供约为2.05-2.54更高倍数的fT。当过驱动SB-PMOS器件时，那么55nm LgSB-MOS器件提供估算的280GHz的fT，或者在传统的PMOS器件上提高大约3.5到4.0倍。
依照下面的公式，截止频率fT与MOSFET器件的跨导(gm)以及栅极电容(Cg)有关fT=gm2πCg---(2)]]>因此，有两个可使SB-PMOS器件具有高fT测量值的主要系数高跨导和/或低栅极/源极电容。参照图10，示出了以栅极偏压Vg1020为函数的、已经制造好和测试了的SB-PMOS器件的跨导gm1010。在Lg＝55nm SB PMOS器件的标准偏压条件下测量了gm曲线1030，对于该器件，也测量了fT并在图9中报道。参照图9，测出在Vdd＝-1.2V偏压处该器件(950)的fT为164GHz。参照图10，该器件(950)在Vdd＝-1.2V偏压处的gm为528mS/mm。这是PMOS器件的平均gm，它不足以高到说明与类似栅极长度的传统PMOS器件相比较fT增加了两倍。对于高fT的，其它类似的说明只有Cg的大大降低。对于SB-PMOS器件而言，大量体传输极大地减小了Cg，从而导致fT性能的提高。总之，高的fT数据支持该结论，即本教导的SB-PMOS器件呈现出大量体电荷传输。
参照图10，提供了显示在本教导的SB-PMOS器件中移动电荷载流子的大量体电荷传输的试验证据。示例gm曲线1040已经加入到试验性数据曲线1030。gm曲线1040不是基于测量的数据而仅仅是用于例示目的。由于是公知的，传统PMOS器件的gm曲线在1050增加，在1060饱和，然后在1070逐渐降低。跨导的这些特征根据基本的MOSFET原理是可以解释的，作为一个说明例子，见Sze(S.M.Sze，“半导体器件的物理学(Physics ofSemiconductor Device)”，1981，第449页)。跨导gm定义为gm=∂Id∂Vg|Vd=const~μ‾---(3)]]>且正比于有效移动电荷载流子迁移率μ。首先随着Vg增加，在反型层中、或更一般的是在沟道区域中的总电荷增加且gm增加。但是，随着Vg连续增加，横向电场(垂直于电流流动的电场)也增加，导致有效电荷载流子迁移率μ降低，如Sze所示的那样。增加的横向电场将移动电荷载流子拉向栅极绝缘体与沟道区域的界面，从而增加了移动电荷载流子和栅极绝缘体与沟道区域的界面的散射，并降低了有效载流子迁移率μ。最后，迁移率的降低抵消了电荷的增加，gm达到最大，饱和，然后随着横向电场与增加的Vg一起增加而降低。为此，如现有技术中所知道的那样，在最大gm处报道fT，最大gm通常是在Vg远小于Vdd的情况下。例如参见Kuhn等人(K.Kuhn等人，VLSI 2004研讨会技术论文(2004Symposium on VLSITechonology Digest of Technical Papers)，2004，224、225页)，其中fT是在Vds＝1.2V和Vgs＝0.7V测量的。
对于制造好的SB-PMOS器件，这与图10中示出的gm特性曲线1030形成对比。这里，gm曲线1030增加，达到最大，且然后保持大致平坦，甚至直到-1.6V的电压Vg。在Vdd＝-1.2V处测量的gm(528mS/mm)是在Vg＝-1.55V处测量的最大gm(543mS/mm)的97.2％。如在本教义中所说明的那样，SB-PMOS器件提供大量的体电荷传输，这意味着更少的载流子与栅极绝缘体和沟道区域的界面相互作用或散射，使得有效载流子迁移率μ对横向电场效应增加的敏感度更小，直到非常高的偏压Vg。
总之，当栅极电压Vg等于电源电压Vdd时，SB-MOS跨导gm至少为最大跨导的90％。作为进一步的例子，当栅极电压Vg等于电源电压Vdd时，SB-MOS跨导gm至少为最大跨导的60％。更一般地说，当栅极电压Vg等于电源电压Vdd时，SB-MOS跨导gm约等于最大跨导。本教义的gm测量对在本发明中使用的SB-MOS器件提供大量体电荷传输，提供了结论的附加试验支持。
根据fT和gm的测量，有可能使用上面示出的用于fT的公式2，来估算栅极电容CgCg,fT=gm2πfT---(4)]]>此外，对于所制造的器件的几何形状，有可能计算理想的总栅极电容Cg，tot，ideal。Cg，tot，ideal是基于经典的MOSFET器件理论的总栅极电容，并由下式表达Cg，tot，ideal＝Cg，ideal+2*CF(5)式中CF是每边的寄生边缘场栅极电容(W.Liu，用于包括BSIM3vs和BSIM4的SPICE仿真的MOSFET模型(MOSFET Models for SPICE Simultationincluding BSIM3vs and BSIM4)，2001，第176-177页)
CF=3ϵoxπ[ln(1+TpolyTox)+lnπ2+0.308]---(6)]]>式中εox是氧化物的介电常数，Tpoly是多晶硅栅极的厚度，Tpoly＝115nm，Tox是栅极绝缘体的厚度，Tox＝1.8nm，Cg，ideal是理想MOS结构的电容，并由下式给出Cg,ideal=ϵoxEOTinvLg---(7)]]>式中EOTinv＝Tox+0.4nm，其中0.4nm是由包括量子效应的反型层效应引起的(半导体2003版工艺集成器件和结构的C.国际工艺技术发展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13页)，Lg是栅极长度且为22、55或75nm。如同从表1可以看到的那样，所测量的具有体电荷传输的SB-MOS器件的栅极电容比理想的总栅极电容低大约2到3倍(2-3x)，这与上文示出的教义一致，上文的教义显示各种SB-PMOS器件与相等Lg的传统PMOS器件数据相比，提供2.05-2.54倍的更高fT。
表1
总之，作为一个例子，SB-MOS器件Cg，fT小于或等于理想总栅极电容Cg，tot，ideal的75％。作为另一个例子，SB-MOS器件Cg，fT小于或等于理想总栅极电容Cg，tot，ideal的50％。作为另一个例子，SB-MOS器件Cg，fT小于或等于理想总栅极电容Cg，tot，ideal的33％。更一般地说，SB-MOS器件Cg，fT实质上小于理想总栅极电容Cg，tot，ideal的75％。本教义的Cg，fT数据为本发明中使用的SB-MOS器件提供实质的体电荷传输的结论提供了附加的试验支持。
总结本发明的教义，蒙特卡洛器件仿真示出了移动电荷载流子在体半导体衬底上从源极到漏极传输。该结论由制造好的SB-MOS器件的三个试验结果来支持非常高的fT测量值比传统PMOS器件的数据大2到4倍；SB-PMOS的gm测量值显示在高Vg处gm非常小的下降，以及SB-PMOS的Cg，fT数据比从经典理论计算出的期望的理想总栅极电容大约低50％。
本发明的SB-MOS器件的大量体电荷传输特性也影响器件的其它特性，这可以极大地改善器件和集成电路性能。如所阐述的那样，大量体电荷传输意味着大量的电荷载流子在体硅中流动，而不是在正好在栅极绝缘体下面的非常薄的层中流动。同样地，该电荷对栅极绝缘体界面表面散射和铌散射(columbic scattering)的敏感性降低，这极大提高了电荷载流子在沟道区域中的有效载流子迁移率μ，并有助于高K栅极绝缘体的集成。此外，沟道区域中电荷载流子与栅极绝缘体更少的相互作用降低了器件的噪声作用，诸如1/f闪烁噪声和噪声系数。它进一步提高了栅极绝缘体可靠性和减少了热载流子效应，从而延长了器件和电路的有效工作寿命。对IC电路在某些条件下的工作，由于大量体电荷传输，器件将有更小的栅极泄漏，这也是有可能的。这些特征在开关速度、噪声、功率和可靠性方面，将改善集成电路的性能。
本发明讲授具有大量体传输的至少一个SB-PMOS器件或至少一个SB-NMOS器件的集成电路。本教义示出了大量体传输提供提高的沟道迁移率和栅极电容，从而抵消SB-MOS亚线性导通特性的效应和改善IC性能。本发明尤其适用于要生产短沟道长度的MOSFET的情况下使用，特别是沟道长度在小于500nm的范围内。但是，在本发明的教义中，对本发明的教义应用于这些短沟道长度器件没有任何限制。
尽管参照较佳实施例已经描述了本发明，本领域技术人员将认识到在不背离本发明的精神和范围的情况下，可以在形式和细节上做出改变。本发明可应用于任何金属源极技术，不论它使用SOI衬底，应变硅衬底，SiGe衬底，FinFET技术，高K栅极绝缘体及金属绝缘体。该列举不是限制性的。对于采用在IC中所使用的金属源极-漏极接触来调节电流流动的任何器件，将获得在此教授的好处。
权利要求
1.一种集成电路，该集成电路包括至少一个NMOS器件或PMOS器件；其中所述NOMS器件或所述PMOS器件中的至少一个是具有大量体电荷传输的肖特基势垒MOS器件。
2.如权利要求1所述的集成电路，其特征在于，所述NMOS器件和所述PMOS器件中的至少一个显示小于或等于Cg，tot，ideal的75％的Cg，fT。
3.如权利要求1所述的集成电路，其特征在于，所述NMOS器件和所述PMOS器件中的至少一个在栅极电压Vg等于电源电压Vdd时，显示至少为最大跨导的90％的跨导。
4.如权利要求1所述的集成电路，其中所述NMOS器件和所述PMOS器件中的至少一个是肖特基势垒器件，该肖特基势垒器件包括半导体衬底；所述半导体衬底上的栅极电极；所述半导体衬底上的源极电极和漏极电极，所述源极电极和漏极电极确定了具有沟道长度和具有移动电荷载流子的沟道区域，其中所述源极电极和漏极电极中的至少一个与衬底形成肖特基接触或类肖特基接触。
5.如权利要求4所述的集成电路，其特征在于，所述半导体衬底由硅、应变硅、绝缘体上硅、硅锗、砷化镓、或磷化铟构成。
6.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒PMOS器件的源极电极和漏极电极由硅化铂、硅化钯或硅化铟中的任何一种或其组合构成。
7.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒NMOS器件的源极电极和漏极电极由稀土硅化物构成。
8.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NMOS器件的源极和漏极电极中的至少一个至少在和沟道相邻的区域中与所述半导体衬底形成肖特基接触或类肖特基接触。
9.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NMOS器件的源极和漏极电极中的至少一个和所述半导体衬底之间的整个界面与所述半导体衬底形成肖特基接触或类肖特基接触。
10.如权利要求4所述的集成电路，其特征在于，沟道包含在所述半导体衬底中的沟道杂质。
11.如权利要求10所述的集成电路，其特征在于，所述沟道杂质的浓度在所述半导体衬底的垂直方向变化，而在所述半导体衬底的横向基本恒定。
12.如权利要求10所述的集成电路，其特征在于，所述沟道杂质的浓度在所述半导体衬底的垂直方向和横向变化。
13.如权利要求10所述的集成电路，其特征在于，所述肖特基势垒PMOS器件的沟道杂质包括砷、磷、锑或它们的任何组合。
14.如权利要求10所述的集成电路，其特征在于，所述肖特基势垒NMOS器件的沟道杂质包括硼、铟、镓或它们的任何组合。
15.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NOMS器件的栅极电极具有不超过500nm的长度。
16.如权利要求4所述的集成电路，其特征在于，所述肖特基势垒NMOS或所述肖特基势垒PMOS器件中的至少一个的栅极电极包括在所述半导体衬底上的绝缘层；在所述绝缘层上的导电膜；以及在所述导电膜的至少一个侧壁上的至少一层绝缘层。
17.如权利要求16所述的集成电路，其特征在于，移动电荷载流子从所述绝缘层和所述半导体衬底的界面基本被去除。
18.如权利要求16所述的集成电路，其特征在于，移动电荷载流子同所述绝缘层和所述半导体衬底的界面的相互作用充分地减小。
19.如权利要求16所述的集成电路，其特征在于，所述肖特基势垒NMOS器件具有由磷掺杂的多晶硅构成的栅极电极导电膜。
20.如权利要求16所述的集成电路，其特征在于，所述肖特基势垒PMOS器件具有由硼掺杂的多晶硅构成的栅极电极导电膜。
21.如权利要求16所述的集成电路，其特征在于，所述肖特基势垒NMOS器件具有金属栅极电极导电膜。
22.如权利要求16所述的集成电路，其特征在于，所述肖特基势垒PMOS器件具有金属栅极电极导电膜。
23.如权利要求16所述的集成电路，其特征在于，在所述半导体衬底上的绝缘层是二氧化硅。
24.如权利要求16所述的集成电路，其特征在于，在所述半导体衬底上的绝缘层是由氮化二氧化硅、氮化硅、金属氧化物、或它们的任何组合构成的成分所形成的高k电介质。
25.如权利要求1所述的集成电路，其特征在于，所述装置还包括至少一个具有掺杂的源极电极和漏极电极的NMOS器件或PMOS器件，所述源极电极和漏极电极与肖特基势垒NMOS或肖特基势垒PMOS器件电气连接。
26.一种CMOS电路，该CMOS电路包括至少一个肖特基势垒NMOS器件；与所述至少一个肖特基势垒NOMS器件电气连接的至少一个肖特基势垒PMOS器件；其中所述肖特基势垒NMOS器件或所述肖特基势垒PMOS器件中的至少一个提供大量体传输。
27.如权利要求26所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件和所述肖特基势垒PMOS器件中的至少一个显示小于或等于Cg，tot， ideal的75％的Cg，fT。
28.如权利要求26所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件和所述肖特基势垒PMOS器件中的至少一个在栅极电压Vg等于电源电压Vdd时，显示至少为最大跨导的90％的跨导。
29.如权利要求26所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件和所述肖特基势垒PMOS器件各包括半导体衬底；所述半导体衬底上的栅极电极；所述半导体衬底上的源极电极和漏极电极，所述源极电极和漏极电极确定了具有沟道长度和具有移动电荷载流子的沟道区域，其中所述源极电极和漏极电极中的至少一个与衬底形成肖特基接触或类肖特基接触。
30.如权利要求29所述的CMOS电路，其特征在于，所述半导体衬底由硅、应变硅、绝缘体上硅、硅锗、砷化镓、或磷化铟构成。
31.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件的源极电极和漏极电极由硅化铂、硅化钯或硅化铱组成的成分构成。
32.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件的源极电极和漏极电极由稀土硅化物组成的成分构成。
33.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NMOS器件的源极和漏极电极中的至少一个至少在和沟道相邻的区域中与所述半导体衬底形成肖特基接触或类肖特基接触。
34.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NMOS器件的源极和漏极电极中的至少一个和所述半导体衬底之间的整个界面与所述半导体衬底形成肖特基接触或类肖特基接触。
35.如权利要求35所述的CMOS电路，其特征在于，沟道包含在所述半导体衬底中的沟道杂质。
36.如权利要求35所述的CMOS电路，其特征在于，所述沟道杂质的浓度在所述半导体衬底的垂直方向变化，而在所述半导体衬底的横向基本恒定。
37.如权利要求35所述的CMOS电路，其特征在于，在所述半导体衬底中，所述沟道杂质的浓度在垂直方向和横向变化。
38.如权利要求35所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件的沟道杂质包括砷、磷、锑或它们的任何组合。
39.如权利要求35所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件的沟道杂质包括硼、铟、镓或它们的任何组合。
40.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件或所述肖特基势垒NOMS器件的栅极电极具有不超过500nm的长度。
41.如权利要求29所述的CMOS电路，其特征在于，所述肖特基势垒NMOS或所述肖特基势垒PMOS器件中的至少一个的栅极电极包括在所述半导体衬底上的绝缘层；在所述绝缘层上的导电膜；以及在所述导电膜的至少一个侧壁上的至少一个绝缘层。
42.如权利要求29所述的CMOS电路，其特征在于，移动电荷载流子从所述绝缘层和所述半导体衬底的界面基本被去除。
43.如权利要求29所述的CMOS电路，其特征在于，移动电荷载流子同所述绝缘层和所述半导体衬底的界面的相互作用充分地减小。
44.如权利要求41所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件具有由磷掺杂的多晶硅构成的栅极电极导电膜。
45.如权利要求41所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件具有由硼掺杂的多晶硅构成的栅极电极导电膜。
46.如权利要求41所述的CMOS电路，其特征在于，所述肖特基势垒NMOS器件具有金属栅极电极导电膜。
47.如权利要求41所述的CMOS电路，其特征在于，所述肖特基势垒PMOS器件具有金属栅极电极导电膜。
48.如权利要求41所述的CMOS电路，其特征在于，在所述半导体衬底上的绝缘层是二氧化硅。
49.如权利要求48所述的CMOS电路，其特征在于，在所述半导体衬底上的绝缘层是由氮化二氧化硅、氮化硅、金属氧化物、或它们的任何组合构成的成分所形成的高k电介质。
50.如权利要求26所述的CMOS电路，其特征在于，所述装置还包括至少一个具有掺杂的源极电极和漏极电极的NMOS器件或PMOS器件，所述源极电极和漏极电极与肖特基势垒NMOS或肖特基势垒PMOS器件电气连接。
全文摘要
揭示了一种肖特基势垒集成电路，该电路具有至少一个PMOS器件或至少一个NMOS器件，至少一个PMOS器件或NMOS器件具有与半导体衬底形成肖特基势垒或类肖特基势垒接触的金属源极－漏极接触。该器件提供移动电荷载流子在半导体衬底体区域中的新的分布，通过降低栅极电容可改善器件和电路的性能，提高有效载流子迁移率μ，降低噪声，减少栅极绝缘体泄漏，减少热载流子效应和提高可靠性。
文档编号H01L29/78GK1871707SQ200480031457
公开日2006年11月29日 申请日期2004年9月17日 优先权日2003年9月19日
发明者J·P·斯奈德, J·M·拉森 申请人:斯平内克半导体股份有限公司