专利名称：包括具有掺杂部分的沉积沟道区的晶体管的制作方法
相关申请的交叉引用本申请要求2003年7月25日提交的共同未决的申请序列号60/490,239的优先权，在这里将其引入作为参考。
背景技术：
薄膜晶体管和其他的三端口半导体器件一般包括栅电极、源电极和漏电极。半导体薄膜沟道被配置在源电极和漏电极之间。晶体管还包括使栅电极与沟道并与源电极和漏电极物理上分开的电介质绝缘体。半导体沟道在具有可控制的导电性质的源电极和漏电极之间提供电通道。特别地，被施加到栅电极的电压引起沟道的导电性质变化。特别地，所施加的栅电压控制沟道材料的性能以允许经过其他的两个电极(例如，源电极和漏电极)之间的沟道材料的电荷传输。用于薄膜晶体管的各种材料的电特性决定为开启晶体管所需的阈值电压并在源电极和漏电极之间引起导电通道。
图1描述采用薄膜晶体管形式的、根据本说明书的示范性三端口半导体器件的实施例。
图2示意性地描述根据本说明书的薄膜晶体管的示范性实施例，其中掺杂晶体管沟道的一部分以改变为开启晶体管所需的阈值栅电压。
图3-5示意性地描述根据本说明书的薄膜晶体管的另外的示范性图6描述显示阈值电压变化的不同的电流-电压特性曲线，其可以通过在本说明书的薄膜晶体管沟道的实施例内在尺寸上改变掺杂区来获得。
图7描述其中可以使用本说明书的薄膜晶体管技术的示范性显示系统的实施例。
具体实施例方式
本说明书关于一种包括多端口半导体器件的系统和方法，其中在该器件的一个或多个电荷传送部分中使用新的结构。本系统和方法可适用于多种半导体应用，但是已经证明在薄膜晶体管(TFT)技术领域是特别有用的。
图1描述根据本说明书的示范性的三端口半导体器件，例如薄膜晶体管(TFT)10。如图所示，TFT 10可以使用底部栅极结构，其中邻近衬底14配置包括栅电极12的材料。电介质16被配置在栅极12的顶上。沟道层18被插入在电介质16与源电极20和漏电极22之间。如在晶体管技术领域中已知的，存在于栅电极12的电条件(例如，被施加到端口24的栅电压)决定器件经源极20和漏极22之间的沟道18传输电荷的能力(例如，当电流流过端口26和28之间的沟道时)。
应当理解可以使用各种不同的制造技术和材料来制造薄膜晶体管，例如图中所示的那种。在所描述的实例中，衬底14可以由玻璃形成并涂有诸如氧化铟锡(ITO)的材料以形成栅电极。尽管栅电极和电介质被描述为图1中的覆盖涂敷的、未图案化的层，但通常可以将它们适当地图案化。沟道层被配置在电介质的上方，这将要被解释，为源电极和漏电极配置氧化铟锡接触。无论特别的制造技术，都配置/设置不同的区域以便源电极和漏电极彼此物理上分开(例如，被沟道材料分开)；三个端口(源极、漏极和栅极)彼此物理上分开(例如，通过电介质和沟道)；并且电介质使栅极与沟道分开。
可以通过RF溅射、或者通过其他适当的沉积方法来沉积ITO源/漏接触。可以通过用遮光板等进行图案化、或者通过其他适当的图案化方法来配置源和漏接触。
图2-5描述根据本说明书的薄膜晶体管的另外的实施例。将不同的示范性实施例分别描述为40、42、44和46。
一般地，如在所描述的实例中，在衬底50，例如玻璃或者另一适当材料上构造薄膜晶体管。沉积和/或图案化导电材料、绝缘/介电材料和半导电材料的各层以提供导电电极和具有所希望的电特性的插入材料。
对于用于产生器件的各个部分的许多特定的制造方法或者顺序，典型的结构包括(a)三个基本电极，称为栅极60、源极62和漏极64；(b)被插入在栅电极60与源电极和漏电极62和64的每一个之间的介电材料70，以便介电材料70将栅极与源极和漏极物理上分开；(c)半导电材料，称为沟道80，其被配置使得在源电极和漏电极之间提供可控制的电通道。在图2-5的每个实例中描述了该一般的结构。在这种结构中，如参照上面论述的实例所讨论的，被施加在栅电极60的电压改变沟道80的能力以允许电荷在源电极和漏电极之间移动。因而通过在栅电极施加电压至少部分地控制沟道的导电特性。
源电极、漏电极和栅电极可以由金、铝或者另一种适当的导电金属或者其他材料制造。在很多情形下，希望沉积过量的导电材料(例如，作为覆盖层)并然后依照要求使用掩模、蚀刻等等来图案化电极。尽管已经证明在许多装置中二氧化硅是有用的，但可以使用多种不同的材料作为电介质70。
在这里描述的薄膜实例不包括由体半导体材料制造的沟道。作为替换，沟道80一般被沉积为直接邻近介电材料70的薄层。实际上，应当理解，图中的描绘是示范性的并且旨在示意。根据本说明书构造的器件的相对尺寸，或者其构成部分的相对尺寸可以相当大地不同于这些图中所示的相对尺寸。
对于其中沉积并图案化沟道80和源电极/漏电极62和64的多个顺序，所得到的结构一般是如上所述的，即定位沟道以便在源电极和漏电极之间提供可控制的电荷通道，并且电介质70使沟道与栅电极60物理上分开。任何适当的半导体材料可以用于沟道80。例如，在制造沟道中可以使用氧化锌、氧化锡或者氧化铟。如下面详细描述的，在一些情况下可能希望对该下层沟道材料进行掺杂以便将杂质引入沟道80的一部分。一般地，该部分是在沟道与电介质之间的界面处或附近的边界区。
如在所描述的实例中，根据本说明书的薄膜晶体管可以采取多种不同的结构。图2和3显示具有底部栅极结构的示范性薄膜晶体管。尽管可以是省略衬底的结构，但采用了衬底50。然后适当地沉积和图案化栅电极60。在栅电极顶部上沉积电介质70并根据需要对其图案化。然后适当地沉积并图案化沟道80以及源电极和漏电极62和64。在图2的实例中，首先形成源电极和漏电极，然后在源电极和漏电极的顶部上面沉积沟道80。在图3的实例中，首先沉积沟道80，随后沉积源电极/漏电极。
如在图4和5的实例中，可以使用顶部栅极结构。在这种结构中，可以再次使用衬底50，但在沉积包括电介质70和栅电极60的层之前形成源极62、漏极64和沟道80。在图4的实例中，首先沉积沟道80作为薄膜，并且在沉积的沟道层的顶部上面沉积和图案化源极62和漏极64。在图5的实例中，在已形成的源电极和漏电极62和64的顶部上面沉积沟道80。在两种情况下都接着沉积并根据需要图案化电介质70，并在电介质70的顶部上面沉积并且图案化栅电极60。
应当理解，在这里论述的实例中，沟道80的导电特性(图2-5)将根据被施加在栅电极60的电压而改变。在一定栅电压电平下，其被称为导通或阈值电压，激活沟道响应所施加的电势来传送电荷的能力。在低于阈值的栅电压下，当栅电压提高时响应给定的源-漏电势的源-漏电流一般不变化(或者至少漏极电流不显著地增加；见下面图7的相关论述)。然而，一旦达到阈值电压，栅电压的增加会引起不断增加的源-漏电流。
在特定应用中，希望在某一期望的电压范围内一贯地和可再现地控制晶体管阈值电压。此外，有时希望晶体管被配置为具有零伏的阈值电压。
因此，可以在沟道80和电介质70之间的界面处或附近的边界区82中用杂质对沟道80的下层材料进行掺杂。一般选择杂质使得在掺杂区中增加或减少引入沟道内的固定电荷。该变化又提供为在源电极和漏电极之间引起导电通道所需的导通电压的变化。
如上面所论述的，一般不同地掺杂仅仅一部分沟道以提供导通电压变化。通常掺杂区是在沟道80和电介质70之间的界面处或附近的边界部分82或区域。实现上述的一种方法是通过沉积不同掺杂的沟道材料的不同层以便如在图2-5的所描述的实例中那样不同层靠近并且接触电介质70。沟道的保留的一层或多层(例如，图2中的部分84)用相同的下层材料(例如，氧化锌)加以制造但不用另外的杂质进行掺杂。另外或者可替换地，在沉积沟道层的过程中可以通过改变一些处理参数来获得不同掺杂的材料的区域，以便获得沟道的局部化区域，其与沟道的剩余部分不同地被掺杂。
被引入边界区的杂质可以是与下层材料互相作用以便增加被引入掺杂区的正的固定荷电密度的施主型杂质。因而较高的正电荷密度降低了为在源电极62和漏电极64之间引起导电路径所需的栅电压。在使用氧化锌作为下层沟道材料的情形下，铝是为了增加边界区82内的固定正电荷密度而可引入的适当的施主型杂质的实例，并由此降低在栅电极60处的为在源极62和漏极64之间引起导电所需的导通电压。为下层氧化锌沟道而可以使用的其他的施主型杂质包括硼、镓、铟、氟和氯。可以通过RF溅射、DC或者离子束溅射(例如，从氧化物靶或者反应性地从金属靶)、热或者电子束蒸发、化学汽相沉积、脉冲激光沉积、原子层沉积、分子束外延和/或其他适当的方法将杂质并入器件中。
也可以使用受主型杂质，以便增加不同掺杂区内的固定负电荷密度，并由此实现阈值电压的增加。和施主型杂质一样，一般仅仅在沟道的一部分之内实现上述掺杂的变化，并且这部分一般在沟道80和电介质70之间的界面处或者附近。可以和氧化锌沟道一起使用的示范性受主型杂质包括氮、磷、砷、锑、锂、钠、钾和铜。
对于下层氧化铟沟道，可接受的施主型杂质包括硅、锗、锡、铅、氟和氯，同时可接受的受主型杂质包括氮、磷、砷和锑。对于下层氧化锡沟道，可接受的施主型杂质包括砷、锑、铋、氟和氯，同时可接受的受主型杂质包括硼、铝、镓、铟、氮、磷、砷和锑。
已经确定，所获得的阈值电压的变化随沟道80的不同掺杂部分的尺寸而变化。图6描述在具有变化厚度的沟道边界区之内的掺杂区的不同的I-V特性。使用具有宽度对长度比为6∶1的根据本说明书的薄膜晶体管以及使用400摄氏度的炉退火温度来获得所描述的数据。所使用的下层沟道材料是氧化锌，并且形成在沟道内具有不同掺杂的界面层的不同的晶体管。使用铝作为施主型掺杂剂杂质以产生邻近晶体管介电材料的边界层。
通过将漏极至源极的电压设置为固定值(在本实例中为10V)和并扫描栅电压来估计阈值电压。该图显示四个不同晶体管的转移曲线，其中边界区沟道厚度(例如，不同掺杂的边界区82的)在图中从右至左分别是0、5、10和15。在漏极电流作为增加的栅电压的函数开始增加的扫描电压处，用垂直箭头表示每个转移特性的阈值电压。如图所示，对于不同掺杂的沟道区的每5的厚度，阈值电压VT降低约1V。
应该理解，本公开的薄膜晶体管技术可以用于多种不同的应用中。一种应用包括在使用薄膜晶体管的有源矩阵显示器(例如图7中的显示器100)中利用具有所述选择性掺杂的沟道。在显示器应用和其他的应用中，常常希望制造至少部分透明的沟道和其他的器件层。
仍参照图7，示范性显示器100包括多个显示元件，例如像素102，其共同地操作用于显示图像数据。为了有选择地控制像素的激活，每一个像素可以包括一个或多个薄膜晶体管，例如上面所描述的那种。例如，每一个像素可以包括三个薄膜晶体管，红色、蓝色和绿色子像素各一个。在这种显示器中，可以使用这里描述的晶体管实例作为有选择地控制子像素的激活的开关。
尽管已经具体示出和描述了本实施例和方法实施方式，但是本领域的技术人员将理解在不脱离下面权利要求所限定的精神和范围的情况下可以在其中进行多种变化。应该理解，本说明书包括在这里描述的元件的全部新的和非显而易见的组合，并且权利要求可以存在于该或者后面的这些元件的任何新的和非显而易见的组合的应用。在权利要求引用“一种”或者“第一”元件或者其等同概念的地方，应该理解这些权利要求包括一个或多个这种元件的结合，既不要求也不排除两个或更多个这种元件。
权利要求
1.一种薄膜晶体管(10，40，42，44，46)，包括源电极(20，62)；漏电极(22，64)；栅电极(12，60)；沉积的薄膜沟道区(18，80)，其具有用杂质掺杂的部分(82)以相对于沟道区(18，80)的剩余部分改变所述部分(82)内的固定电荷密度，并且被配置在源(20，62)与漏电极(22，64)之间；和使栅电极(12，60)与沟道区(18，80)电分开的介电材料(16，70)。
2.权利要求1的薄膜晶体管(10，40，42，44，46)，其中沟道区(18，80)是由二元氧化物半导体材料制造的沉积层。
3.权利要求2的薄膜晶体管(10，40，42，44，46)，其中杂质是增加沟道区的所述部分(82)内的正的固定电荷密度的施主型杂质。
4.权利要求2的薄膜晶体管(10，40，42，44，46)，其中杂质是增加沟道区的所述部分(82)内的负的固定电荷密度的受主型杂质。
5.一种薄膜晶体管(10，40，42，44，46)，包括源电极(20，62)；漏电极(22，64)；栅电极(12，60)；电介质绝缘体(16，70)；和沉积的薄膜半导电沟道(18，80)，其中配置电极(20，62，22，64，12，60)、电介质绝缘体(16，70)和半导电沟道(18，80)使得电介质绝缘体(16，70)使栅电极(12，60)与半导电沟道(18，80)绝缘并与源电极(20，62)和漏电极(22，64)绝缘，并且其中半导电沟道(18，80)包括第一部分和第二部分，第一部分不同于第二部分地被掺杂以便获得为开启薄膜晶体管(10，40，42，44，46)所需的栅阈值电压的所希望的变化。
6.一种薄膜晶体管(10，40，42，44，46)，包括栅电极(12，60)；源电极(20，62)；漏电极(22，64)；用于在源电极(20，62)和漏电极(22，64)之间提供具有有选择地可控制的导电特性的半导电电通道(18，80)的装置；和用于提供使栅电极(12，60)与半导电电通道(18，80)绝缘并与源电极(20，62)和漏电极(22，64)绝缘的电介质(16，70)的装置，其中用于提供半导电电通道(18，80)的装置包括非边界区和不同于非边界区地被掺杂的边界区(82)，所述边界区(82)比非边界区更靠近用于提供电介质(16，70)的装置，并用适合于相对于非边界区改变边界区(82)内的固定电荷密度的杂质来掺杂，其中选择所述杂质以获得为开启薄膜晶体管(10，40，42，44，46)所需的栅阈值电压的所希望的变化。
7.一种薄膜晶体管(10，40，42，44，46)的制造方法，包括用导电材料形成栅电极(12，60)；提供介电材料(16，70)；形成源电极(20，62)和漏电极(22，64)，并且所述介电材料(16，70)被配置以使栅电极(12，60)与源电极(20，62)并与漏电极(22，64)物理上分开；靠近介电材料(16，70)沉积薄膜沟道材料(18，80)并且使得介电材料(16，70)被物理上插入在栅电极(12，60)与薄膜沟道材料(18，80)之间；并且用杂质对薄膜沟道材料(18，80)与介电材料(16，70)之间的边界区(82)进行掺杂以相对于剩余沟道材料改变边界区(82)内的固定电荷密度。
8.一种通过包括下述的工艺制造的薄膜晶体管(10，40，42，44，46)形成栅电极(12，60)、源电极(20，62)和漏电极(22，64)；配置介电材料(16，70)以便介电材料(16，70)使栅电极(12，60)与源电极(20，62)并与漏电极(22，64)分开；通过薄膜工艺配置沟道材料(18，80)以便沟道材料(18，80)与介电材料(16，70)接触并且以便沟道材料(18，80)分开源电极(20，62)和漏电极(22，64)；以及对沟道材料(18，80)的一部分(82)进行掺杂以便所述部分(82)内的固定电荷密度相对于沟道材料(18，80)的非掺杂部分改变。
9.一种晶体管(10，40，42，44，46)，包括源电极(20，62)；漏电极(22，64)；栅电极(12，60)；沟道区(18，80)，其具有用杂质掺杂的部分(82)以相对于沟道区(18，80)的剩余部分改变所述部分(82)内的固定电荷密度；以及使栅电极(12，60)与沟道区(18，80)电分开的介电材料(16，70)，其中配置沟道(18，80)的所述部分(82)以便沿着沟道区(18，80)和介电材料(16，70)之间的边界在源电极(20，62)和漏电极(22，64)之间延伸。
10.一种显示器100，包括被配置以共同操作来显示图像的多个显示元件(102)，其中每个显示元件(102)包括被配置以控制由显示元件(102)发射的光的薄膜晶体管(10，40，42，44，46)，该薄膜晶体管(10，40 42，44，46)包括源电极(20，62)；漏电极(22，64)；栅电极(12，60)；沉积的薄膜沟道区(18，80)，其具有用杂质掺杂的部分(82)以相对于沟道区(18，80)的剩余部分改变所述部分(82)内的固定电荷密度，并且被配置在源(20，62)与漏电极(22，64)之间；和使栅电极(12，60)与沟道区(18，80)电分开的介电材料(16，70)。
全文摘要
一种晶体管(10，40，42，44，46)，具有栅电极(12，60)、源电极(20，62)、漏电极(22，64)、介电材料(16，70)和配置在源电极(20，62)和漏电极(22，64)之间的沟道区(18，80)。该沟道区(18，80)包括用杂质掺杂的部分(82)以相对于沟道区(18，80)的剩余部分改变所述部分(82)内的固定电荷密度。
文档编号H01L29/10GK1906770SQ200480040829
公开日2007年1月31日 申请日期2004年12月20日 优先权日2004年1月23日
发明者R·霍夫曼 申请人:惠普开发有限公司