专利名称：高压金属氧化物半导体元件的制作方法
技术领域：
本发明涉及一种半导体高压元件，尤其涉及一种改良的高压金属氧化物半导体晶体管元件结构，可以同时提高其击穿电压(breakdown voltage)以及饱和漏极电流(saturation drain current，IDS)。
背景技术：
以目前的半导体技术水准，业界已能将控制电路、存储器、低压操作电路以及高压操作电路及元件同时整合制作在单一芯片上，藉此降低成本，同时提高操作效能，其中如垂直扩散金属氧化物半导体(verticaldouble-diffusion metal-oxide-semiconductor，VDMOS)、绝缘栅极双极晶体管(insulated gate bipolar transistor，IGBT)以及横向扩散金属氧化物半导体(lateral-diffusion metal-oxide-semiconductor，LDMOS)等制作在芯片内的高压元件，由于具有较佳的切换效率(power switching efficiency)，因此又较常被应用。如本领域技术人员所知，前述的高压元件往往被要求能够承受较高的击穿电压，并且能在较低的阻值下操作。
为了能够承受较高的击穿电压，目前已发展出如双扩散漏极(doublediffuse drain，DDD)结构，其可以抑制由于短沟道造成的热载流子效应，因此可以避免在高漏极/源极电压操作时发生电击穿现象。另一种常见的结构则是横向扩散金属氧化物半导体(LDMOS)，其优点是具有较高的操作效率，且较平坦的结构设计也使得横向扩散金属氧化物半导体元件较容易与其它电路整合。
请参阅图1，其绘示的是现有高压NMOS元件的剖面示意图。高压NMOS元件10是制作在P型衬底12上，而在P型衬底12上形成有栅极22。在栅极22与P型衬底12之间形成有一栅极介电层24。在P型衬底12中，介于N+源极/漏极区域34与栅极22之间，形成有一第一绝缘结构32。第一绝缘结构32与N+源极/漏极区域34皆形成在一N型漂流离子井36内。在两N型漂流离子并36之间为沟道区域40。在N+源极/漏极区域34与第一绝缘结构32相反的一侧，设有一第二绝缘结构38，用来将该高压NMOS元件10与其它的元件隔离。
根据现有技艺，若要提升高压NMOS元件10的击穿电压，其中一种作法是将N型漂流离子井36的掺杂浓度降低，或者将N+源极/漏极区域34的掺杂浓度降低，又或者同时将两者的掺杂浓度降低，但是，这种作法的缺点在于虽然可以提高击穿电压，但是也却会降低饱和漏极电流(saturationdrain current，IDS)。另一种作法是增加N+源极/漏极区域34与栅极22的距离，然而，这样却会使得高压元件占据过多的芯片面积，造成成本的提高。
由此可知，目前该技术领域中确实需要一种同时可以提高击穿电压以及饱和漏极电流的高压金属氧化物半导体元件的设计，但又不会占据过大的芯片面积。
发明内容
本发明的主要目的即在提供一种改良的高压金属氧化物半导体元件，可以提高击穿电压以及饱和漏极电流。
根据本发明的优选实施例，本发明提供一种高压金属氧化物半导体元件，包括一具有一第一导电型的半导体衬底；一具有一第二导电型的漂流离子井，设于该半导体衬底中；一第一绝缘区域，设于该漂流离子井内；一栅极，设于该半导体衬底上，并且该栅极与一部分的该第一绝缘区域重叠；一具有该第二导电型的漏极区域，设于该第一绝缘区旁与该栅极相反的一侧；一第二绝缘区域，设于该漂流离子井内，且该第二绝缘区域设于该漏极区域旁与该第一绝缘区相反的一侧；以及一具有该第二导电型的第一虚设扩散区域，设于该漂流离子井内，且该虚设扩散区域设于该第二绝缘区域旁与该漏极区域相反的一侧。
根据本发明另一优选实施例，本发明披露一种高压LDMOS元件，包括一具有一第一导电型的半导体衬底；一具有一第二导电型的离子井，设于该半导体衬底中；一第一栅极，设于该半导体衬底上；一与该第一栅极相邻的第二栅极，设于该半导体衬底上；一具有该第二导电型的漏极掺杂区域，设于该离子井内，且该漏极掺杂区域位于该第一栅极与该第二栅极的中间处；一绝缘区域，设于该离子井内，且该绝缘区域位于该漏极掺杂区域与该第一栅极之间以及位于该漏极掺杂区域与该第二栅极之间；多个具有该第二导电型的虚设扩散区域，设于该绝缘区域内；以及一源极区域，设于该离子并内，且该源极区域位于该第一栅极或该第二栅极旁与该绝缘区域相反的一侧。
为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
图1绘示的是现有高压NMOS元件的剖面示意图；图2绘示的是高压金属氧化物半导体元件的剖面示意图；图3绘示的是本发明第二优选实施例的高压NMOS元件的剖面示意图；图4绘示的是本发明第三优选实施例的高压LDMOS元件的剖面示意图。
主要元件符号说明10 高压NMOS元件 12 P型衬底22 栅极 24 栅极介电层32 第一绝缘结构 34 N+源极/漏极区域36 N型漂流离子井38 第二绝缘结构40 沟道区域100 高压金属氧化物半导体元件 112 P型衬底122 栅极 124 栅极介电层132 浅沟绝缘区域 134 N+源极/漏极区域132a 次STI区域136 N型漂流离子井138 周边STI区域140 沟道区域 210 虚设STI区域220 N型虚设扩散区域 250 P+保护环状扩散区域300 高压NMOS元件 320 虚设扩散区域400 高压LDMOS元件312 P型衬底322a 栅极 322b 栅极324a 栅极介电层 324b 栅极介电层
332 STI区域332a 次STI区域334 STI区域334a 次STI区域336 深N型并338 周边STI区域350 N+漏极区域420 虚设扩散区域 440 虚设扩散区域510 源极区域 512 N+区域514 P+区域516 P型井550 P+保护环状扩散区域具体实施方式
请参阅图2，其绘示的是高压金属氧化物半导体元件100的剖面示意图。为方便说明，在优选实施例中的高压金属氧化物半导体元件100是一NMOS晶体管元件，但本发明也同时适用在PMOS晶体管结构，仅需将高压金属氧化物半导体元件100部分区域做适当的电性上的修改。如图2所示，高压金属氧化物半导体元件100形成在P型衬底112上。在P型衬底112上，形成有一栅极122。在栅极122与P型衬底112之间形成有一栅极介电层124。
根据本发明的第一优选实施例，在栅极122与高压金属氧化物半导体元件100的N+源极/漏极区域134之间设有一浅沟绝缘(shallow trenchisolation，STI)区域132。在其它实施例中，STI区域132也可以被LOCOS场氧化层取代。N+源极/漏极区域134与STI区域132皆形成在相对应的N型漂流离子井136内。在两N型漂流离子井136之间为一沟道区域140。
本发明的主要特征在于N型漂流离子井136内另外形成有一虚设STI区域210，其位置设在N+源极/漏极区域134旁与STI区域132相反的一侧。如图2所示，虚设STI区域210与N+源极/漏极区域134相邻接。虚设STI区域210在N型漂流离子井136内另外隔离出一N型虚设扩散区域220，其位于虚设STI区域210旁与N+源极/漏极区域134相反的一侧。高压金属氧化物半导体元件100还包括一周边STI区域138，用来将高压NMOS元件100与其它的元件隔离。此外，在周边STI区域138下方提供有一P+保护环状扩散区域250，围绕在高压NMOS元件100周围。此外，N+源极/漏极区域134上可另有一硅化金属层(图未示)。
经过实验结果的确认，发现藉由虚设STI区域210在N型漂流离子井136内另外隔离出N型虚设扩散区域220，操作时所产生的最高电场位置可以横向地被位移，使该最高电场位置较远离沟道区域140。如此一来，即可以改善高压NMOS元件100的击穿电压。
一般来说，图1中的现有高压金属氧化物半导体元件10能够承受的击穿电压约介于61至62伏特之间。根据模拟数据的结果显示，现有高压金属氧化物半导体元件10操作时最高电场位置约略出现在N+源极/漏极区域34与第二绝缘结构38之间。相比之下，若利用虚设STI区域210在N型漂流离子井136内另外隔离出N型虚设扩散区域220，则本发明高压NMOS元件100在操作时所产生的最高电场位置可以横向地被位移至虚设扩散区域220与周边STI区域138之间，且能够承受的击穿电压提高至介于68至69伏特之间。
请参阅图3，其绘示的是本发明第二优选实施例的高压NMOS元件300的剖面示意图。图3中所示的高压NMOS元件300与图2中所示的高压NMOS元件100之间的最大不同在于，高压NMOS元件300其设于栅极122与N+源极/漏极区域134之间的STI区域132并非完整的一整块STI区域，而是利用虚设扩散区域320的设置，将STI区域132再分为数个次STI区域132a。
如图3所示，虚设STI区域210也设置在漂流离子井136中，其位置设在N+源极/漏极区域134旁与STI区域132相反的一侧。虚设STI区域210与N+源极/漏极区域134相邻接。同样的，虚设STI区域210在N型漂流离子并136内另外隔离出一N型虚设扩散区域220，其位于虚设STI区域210旁与N+源极/漏极区域134相反的一侧。高压金属氧化物半导体元件300还包括一周边STI区域138，用来将高压NMOS元件300与其它的元件隔离。此外，在周边STI区域138下方同样提供有一P+保护环状扩散区域250，围绕在高压NMOS元件300周围。经过实验结果的验证，在STI区域132设置有虚设扩散区域320的高压NMOS元件300，其操作时的饱和漏极电流(IDS)以及击穿电压皆可以同时获得提升。
请参阅图4，其绘示的是本发明第三优选实施例的高压LDMOS元件400的剖面示意图。如图4所示，本发明高压LDMOS元件400形成在P型衬底312上。在P型衬底312上，形成有两相邻栅极322a以及栅极322b。分别在栅极322a与P型衬底312之间以及栅极322b与P型衬底312之间各设置有栅极介电层324a以及栅极介电层324b。在P型衬底312中还形成有一深N型井336。
在深N型井336中，约介于栅极322a以及栅极322b之间的中间处，形成有一N+漏极区域350。根据本发明第三优选实施例，在N+漏极区域350与栅极322a之间设有一包括数个次STI区域332a的STI区域332，在N+漏极区域350与栅极322b之间设有一包括数个次STI区域334a的STI区域334。同样的，在次STI区域332a之间为虚设扩散区域420，在次STI区域334a之间为虚设扩散区域440。栅极322a与一部分的次STI区域332a重叠，而栅极322b与一部分的次STI区域334a重叠。本发明藉由在STI区域332以及STI区域334内设置虚设扩散区域，来达到同时提升高压元件操作时的饱和漏极电流(IDS)以及击穿电压的目的。
根据本发明第三优选实施例，每一个虚设扩散区域的宽度与相邻两个虚设扩散区域之间的间隔可以约略相等。例如，每一个虚设扩散区域的宽度与相邻两个虚设扩散区域之间的间隔皆为0.5微米。此外，经过实验结果的验证，发现随着每一个虚设扩散区域的宽度的增加，高压元件操作时的饱和漏极电流(IDS)同时也有提升。根据这样的实验结果，因此建议在设计每一个虚设扩散区域的宽度时，可以使其宽度尽量越大越好，而获得较高的饱和漏极电流。
如图4所示，本发明高压LDMOS元件400还包括周边STI区域338，用来将高压LDMOS元件400与其它的元件隔离。此外，在周边STI区域338下方同样提供有一P+保护环状扩散区域550，围绕在高压LDMOS元件400周围。于深N型井336内，在栅极322a与322b旁与漏极350相反的一侧，各设有一源极区域510。根据本发明第三优选实施例，源极区域510包括一靠近栅极322a与322b的N+区域512，以及与N+区域512比邻的P+区域514，而N+区域512与P+区域514皆形成在P型井516中。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种高压金属氧化物半导体元件，包括一具有一第一导电型的半导体衬底；一具有一第二导电型的漂流离子井，设于该半导体衬底中；一第一绝缘区域，设于该漂流离子井内；一栅极，设于该半导体衬底上，并且该栅极与一部分的该第一绝缘区域重叠；一具有该第二导电型的漏极区域，设于该第一绝缘区旁与该栅极相反的一侧；一第二绝缘区域，设于该漂流离子井内，且该第二绝缘区域设于该漏极区域旁；以及一具有该第二导电型的第一虚设扩散区域，设于该漂流离子井内，且该虚设扩散区域设于该第二绝缘区域旁与该漏极区域相反的一侧。
2.如权利要求1所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一第三绝缘区域，设于该第一虚设扩散区域旁与该第二绝缘区域相反的一侧。
3.如权利要求2所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一具有该第一导电型的保护环状扩散区域，设置于该第三绝缘区域下方。
4.如权利要求1所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一具有该第二导电型的第二虚设扩散区域，设于该第一绝缘区域内。
5.如权利要求1所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一栅极介电层，设于该栅极与该半导体衬底之间。
6.如权利要求1所述的高压金属氧化物半导体元件，其中该第一导电型为P型，该第二导电型为N型。
7.如权利要求1所述的高压金属氧化物半导体元件，其中该第一导电型为N型，该第二导电型为P型。
8.一种高压金属氧化物半导体元件，包括一具有一第一导电型的半导体衬底；一具有一第二导电型的离子井，设于该半导体衬底中；一第一栅极，设于该半导体衬底上；一与该第一栅极相邻的第二栅极，设于该半导体衬底上；一具有该第二导电型的漏极掺杂区域，设于该离子井内，且该漏极掺杂区域位于该第一栅极与该第二栅极的中间处；一绝缘区域，设于该离子井内，且该绝缘区域位于该漏极掺杂区域与该第一栅极之间以及位于该漏极掺杂区域与该第二栅极之间；多个具有该第二导电型的虚设扩散区域，设于该绝缘区域内；以及一源极区域，设于该离子井内，且该源极区域位于该第一栅极或该第二栅极旁与该绝缘区域相反的一侧。
9.如权利要求8所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一第一栅极介电层，设于该第一栅极与该半导体衬底之间，以及一第二栅极介电层，设于该第二栅极与该半导体衬底之间。
10.如权利要求8所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一周边绝缘区域，设于该半导体衬底中，且围绕着该高压金属氧化物半导体元件。
11.如权利要求10所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一具有该第一导电型的保护环状扩散区域，设置于该周边绝缘区域下方。
12.如权利要求8所述的高压金属氧化物半导体元件，其中该源极区域包括一具有该第二导电型的第一掺杂区域，其邻接一具有该第一导电型的第二掺杂区域。
13.如权利要求12所述的高压金属氧化物半导体元件，其中该第一掺杂区域与该第二掺杂区域皆位于一具有该第一导电型的第三掺杂区域内。
14.如权利要求8所述的高压金属氧化物半导体元件，其中该第一导电型为P型，该第二导电型为N型。
15.如权利要求8所述的高压金属氧化物半导体元件，其中该第一导电型为N型，该第二导电型为P型。
16.一种高压金属氧化物半导体元件，包括一半导体衬底，其上设有一具有一第一导电型的离子井；一漏极区域，其具有该第一导电型且设于该离子井内；一第一绝缘区域，设于靠近该漏极区域的该半导体衬底中；一第二绝缘区域，设于该漏极区域旁与该第一绝缘区域相反侧的该半导体衬底中；一栅极，设于该半导体衬底上，并且该栅极与一部分的该第二绝缘区域重叠；一源极区域，设于该栅极旁与该漏极区域相反侧的该离子井内。
17.如权利要求16所述的高压金属氧化物半导体元件，其中该高压金属氧化物半导体元件还包括一栅极介电层，设于该栅极与该半导体衬底之间。
18.如权利要求16所述的高压金属氧化物半导体元件，其中该源极区域包括一具有该第一导电型的第一掺杂区域，其邻接一具有一第二导电型的第二掺杂区域。
19.如权利要求18所述的高压金属氧化物半导体元件，其中该第一导电型为N型，该第二导电型为P型。
20.如权利要求18所述的高压金属氧化物半导体元件，其中该第一导电型为P型，该第二导电型为N型。
全文摘要
一种高压金属氧化物半导体元件，包括一具有一第一导电型的半导体衬底；一具有一第二导电型的漂流离子井，设于该半导体衬底中；一第一绝缘区域，设于该漂流离子井内；一栅极，设于该半导体衬底上，并且该栅极与一部分的该第一绝缘区域重叠；一具有该第二导电型的漏极区域，设于该第一绝缘区旁与该栅极相反的一侧；一第二绝缘区域，设于该漂流离子井内，且该第二绝缘区域设于该漏极区域旁与该第一绝缘区域相反的一侧；以及一具有该第二导电型的第一虚设扩散区域，设于该漂流离子井内，且该虚设扩散区域设于该第二绝缘区域旁与该漏极区域相反的一侧。
文档编号H01L29/78GK1881613SQ200510022960
公开日2006年12月20日 申请日期2005年12月19日 优先权日2005年6月14日
发明者高境鸿 申请人:联华电子股份有限公司