专利名称：用于嵌入式eeprom中的一次可编程存储器器件的结构与方法
技术领域：
本发明一般地涉及采用多个非易失性存储器单元结构的组合的集成电路。更具体地说，本发明涉及用于嵌入式EEPROM阵列中的一次可编程(OTP)存储器集成电路的制造方法和高集成度的电路。仅仅作为示例，本发明已经应用于嵌入式EEPROM阵列中的一次可编程可擦除可编程只读存储器(OTP EPROM)。但是应当认识到，本发明具有更广阔的应用范围。
背景技术：
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路或芯片制造设备可能要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量。每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的个体器件制备得更小并且在单个芯片上集成更多的功能，可以在每个晶圆上制备更多器件，这增加了制造设备的产出。把器件制备得更小以及在单个芯片上集成器件功能非常有挑战性，因为集成器件制造中使用的每道工艺都有一个极限。换句话说，一个给定的工艺通常只能低到某一特征尺寸以及用于某个器件结构，之后要么需要改变工艺要么需要改变器件布图设计。
作为数字系统的示例，已经提出了多种类型的存储器器件。这样的存储器器件包括但不限于只读存储器(通称为ROM器件)。可以在存储器单元阵列部分上的代码存储中使用只读存储器(ROM)器件(例如掩模ROM)。仅仅作为示例，现有的掩模ROM通常包括用来在制造过程中输入代码的程序光掩模组。尽管这种掩模ROM已经很成功，但是现有的掩模ROM具有某些限制。换句话说，这种现有的掩模ROM通常需要很长的编码交付周期且具有不变性。结果是产生更高的制造成本。
因此，需要一种用于制造包括存储器器件的半导体器件的改进且节约成本的方法。
发明内容
根据本发明，提供了用于制造半导体器件的集成电路加工技术。更具体地说，本发明提供了一种用于制造嵌入式EEPROM阵列中的一次可编程(OTP)EPROM的方法以及具有精简尺寸的相应器件。但是应当认识到，本发明具有更广阔的应用范围。
在一个具体实施例中，本发明提供了一种用于在嵌入式EEPROM阵列中形成OTP栅极结构的方法。该方法包括提供具有表面区的衬底。表面区具有第一单元区和第二单元区。该方法包括在表面区上形成第一厚度的栅极电介质层。在第二单元区的一部分中形成隧道氧化物窗。隧道氧化物窗由小于第一厚度的第二厚度表征。在第一单元区中的栅极电介质上形成与OTP栅极结构有关的第一OTP栅极。同时，在第二单元区中的栅极电介质层上形成与EEPROM栅极结构有关的EEPROM浮动栅极和选择栅极。EEPROM浮动栅极形成在包括隧道氧化物窗的所述部分第二单元区上。第一OTP栅极、EEPROM浮动栅极和选择栅极是使用第一多晶硅层形成的。
该方法还包括使用图案化的掩模来遮掩包括EEPROM浮动栅极和选择栅极的第二单元区，并暴露与OTP栅极结构有关的第一单元区。图案化的掩模优选由光致抗蚀剂材料制成，也可以使用诸如硬掩模或氧化硅或氮化硅或其它材料之类的图案化掩模。在第二单元区被遮掩的同时，在第一单元区中衬底的一部分上形成OTP源极区和OTP漏极区。OTP源极区和OTP漏极区是使用注入工艺形成的。该方法包括在第一OTP栅极、EEPROM浮动栅极和选择栅极上形成绝缘层。绝缘层包括诸如ONO之类的电介质材料，也可以使用其它电介质材料。
该方法还包括使用第二多晶硅层在绝缘层上形成OTP控制栅极并且OTP控制栅被耦合到第一OTP栅极，在绝缘层上形成EEPROM控制栅极并且EEPROM控制栅极被耦合到EEPROM浮动栅极，以及在选择栅极上的绝缘层上形成可去除的第二选择栅极。可去除的第二栅极被去除。在OTP栅极结构、EEPROM栅极结构和EEPROM选择栅极上形成电介质层。
在另一个实施例中，本发明提供了一种在嵌入式EEPROM阵列集成电路中的OTP EPROM的结构。该结构具有包括表面区的结构。表面区具有第一单元区和第二单元区。该结构还具有在衬底表面区上的第一厚度的栅极电介质层。
该结构具有在第一单元区中的电介质层上的第一OTP EPROM栅极。EEPROM浮动栅极和选择栅极形成在第二单元区中的电介质层上。EEPROM浮动栅极在包括隧道氧化物窗的部分第二单元区之上。隧道氧化物具有小于第一厚度的第二厚度。绝缘层在第一OTP EPROM栅极、EEPROM浮动栅极和选择栅极之上。该结构还具有在绝缘层之上且被耦合到EEPROM浮动栅极的控制栅极，以及在绝缘层之上且被耦合到第一OTP栅极的控制栅极。所得的OTP EPROM的尺寸大约为EEPROM尺寸的15-30％。
通过本发明，实现了许多优于传统EEPROM和掩模ROM的优点。例如，通过使用0.18μm技术，所得的OTP EPROM具有约0.8-1.2μm2或更小的简化单元尺寸，并且EEPROM具有约3-6μm2或更小的单元尺寸。本发明还提供了嵌入式OTP器件的下述优点其消除了掩模ROM所需要的编码过程中的长交付时间。此外，该方法提供的工艺与传统工艺技术相兼容，不用对传统设备和工艺进行实质的修改。根据实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
本发明的特征与优点将通过下面的附图来说明。
图1-9图示的简化示图提供了根据本发明实施例形成OTP EPROM和嵌入式EEPROM阵列的方法；图10是根据本发明实施例的OTP EPROM栅极结构和嵌入式EEPROM栅极结构的简化俯视图；图11是根据本发明实施例的OTP EPROM和嵌入式EEPROM阵列的简化布图；图12示出了根据本发明实施例的90μs热载流子注入(HCI)的简化程序阈值电压分布；图13示出了在250摄氏度下经过24小时热处理之后的简化保持特性；以及图14示出了不同VD和VCG的简化程序特性。
具体实施例方式
本发明提供了用于嵌入式EEPROM阵列中的一次可编程(OTP)存储器器件的制造方法。更具体地说，本发明提供了一种在嵌入式EEPROM阵列中制造OTP EPROM器件结构的方法和相应器件。但是应当认识到，本发明具有更广阔的应用范围。
一种根据本发明在嵌入式EEPROM阵列中制造OTP EPROM器件的方法可以简要描述如下1.提供具有表面区的半导体衬底；2.提供第一单元区和第二单元区；3.在衬底的表面区上形成第一厚度的栅极电介质层；4.在部分第二单元区中形成第二厚度的隧道氧化物窗；5.利用第一多晶硅层，在第一单元区中的栅极电介质层上形成与OTP EPROM栅极结构有关的第一OTP EPROM栅极，在第二单元区中的栅极电介质层上形成与EEPROM有关的浮动栅极和选择栅极，与EEPROM有关的浮动栅极在包括隧道氧化物窗的所述部分第二单元区上；6.利用光致抗蚀剂材料遮掩与EEPROM有关的第二单元区并暴露第一单元区。在第二单元区被遮掩的同时，在第一单元区中的衬底中形成用于OTP EPROM栅极结构的源极区和漏极区；7.在第一OTP EPROM栅极、EEPROM浮动栅极和EEPROM选择栅极上形成绝缘层，所述绝缘层是诸如ONO的电介质材料，也可以使用其它电介质材料；8.利用第二多晶硅层，在所述绝缘层上形成OTP EPROM控制栅极、EEPROM控制栅极和可去除的第二选择栅极；9.去除可去除的第二选择栅极；10.在OTP EPROM栅极结构、EEPROM栅极结构和EEPROM选择栅极上形成电介质层；以及11.执行其它必须的步骤，例如沉积并平坦化中间电介质层(ILD)、沉积并图案化金属层等等。
上述步骤序列提供了根据本发明实施例形成集成电路存储器器件的方法。如图所示，该方法使用包括下述方法在内的步骤组合形成一次可编程存储器器件和EEPROM器件。在优选实施例中，该方法使用类似的工艺序列来形成一次可编程EPROM器件和EEPROM器件阵列。还可以提供其它的替换形式，其中在不脱离权利要求范围的条件下可以添加步骤，删除一个或多个步骤，或者以不同序列提供一个或多个步骤。可以在本说明书尤其是在下文中找到本方法的其它细节。
图1-9图示的简化示图提供了根据本发明实施例在嵌入式EEPROM阵列中形成一次可编程存储器(OTP)器件EPROM的方法。该示图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到其它的变化、修改和替换形式。
如图1所示，该方法开始于提供具有表面区的衬底100。表面区具有用于一次可编程(e-OTP)存储器器件的第一单元区和用于嵌入式EEPROM(e-EEPROM)集成电路的第二单元区。衬底通常是p型硅晶圆。也可以使用诸如绝缘体上硅(SOI)或外延硅之类的其它适当衬底。此外，根据应用还可以使用具有不同杂质的硅晶圆。
还示出了第二单元区中用于嵌入式EEPROM的源极区101和漏极区102。源极区和漏极区是通过注入n型杂质形成的，例如以15keV到100keV的能量注入砷。注入的角度通常是垂直注入。也可以使用其它的注入参数。
该方法还包括在具有第一和第二单元区的表面区上形成第一厚度的栅极电介质层103。根据应用，栅极电介质通常是致密的二氧化硅，例如热氧化物或氮氧化硅或氮化硅。作为示例，由二氧化硅构成的栅极电介质的厚度在70埃到120埃之间。根据实施例，还可以有其它变化形式。
该方法包括在衬底的部分第一单元区和部分第二单元区中形成浅注入104。所述部分第二单元区包括嵌入式EEPROM的选择栅极。图案化的掩模105形成在第二单元区的其它部分上。浅注入用作对阈值电压进行调节。
图中示出了与嵌入式EEPROM有关的沟道氧化物窗区109。沟道氧化物窗用于使用Fowler Nordheim隧穿原理对嵌入式EEPROM编程。该方法包括使用光掩模106对栅极电介质层图案化。沟道氧化物窗由第二厚度表征。第二厚度小于栅极电介质的第一厚度。优选地使用相移掩模。所得的沟道氧化物窗宽度在约0.20微米到约0.55微米之间。
仍旧如图1所示，在栅极电介质层上形成第一多晶硅层。第一多晶硅通常在沉积期间使用掺杂剂进行原位掺杂，所述掺杂剂例如是剂量在1019-1021原子/cm3的磷。根据应用，还可以使用诸如硼、砷或锑的其它掺杂剂材料。第一多晶硅还可以在沉积之后被掺杂。该方法还包括对第一多晶硅层图案化以形成嵌入式EEPROM的浮动栅极108和选择栅极110、以及OTP EPROM的第一栅极107。在0.25或0.18微米技术下，浮动栅极108的宽度在约0.6至约0.8微米之间，长度在约0.35至0.60微米之间。当然，本领域普通技术人员将认识到浮动栅极的长度与宽度在更高级技术下可以被进一步缩小。
图2图示了根据本发明实施例在第一单元区中形成与OTP EPROM有关的源极区111和漏极区112的步骤。该方法包括利用掩模层113遮掩与嵌入式EEPROM有关的第二单元区，同时与OTP EPROM有关的第一单元区被暴露。优选地光致抗蚀剂被用作掩模材料。也可以使用诸如硬掩模或氧化硅或氮化硅或其组合之类的其它材料。与OTP EPROM有关的源极区111和漏极区112是使用注入形成的。仅仅作为示例，OTP EPROM的源极区和漏极区是通过注入n型杂质形成的，所述n型杂质例如是砷。所述注入的能量在10-60keV之间，并且剂量在1×1015-5×1015原子/cm3之间。或者，还可以根据应用使用其它适当的注入参数。图2中使用的标号与其它附图中使用的一些标号相同。
在一个具体实施例中，该方法还包括利用p型杂质(例如硼)注入OTP EPROM的沟道区。沟道区被限定在OTP EPROM的源极区和漏极区之间。沟道区注入提供了适于对OTP EPROM进行编程的阈值电压。或者，OTP EPROM沟道注入还可以在形成第一栅极107之前进行。
图3示出了在第一多晶硅层上形成绝缘层114。绝缘层优选为氧化物-氮化物-氧化物结构，通常称作ONO。也可以使用其它的绝缘材料。图3中使用的参考标号与其它附图中使用的一些标号相同。
参考图4，该方法包括使用第二多晶硅层在绝缘层上形成与嵌入式EEPROM有关的控制栅极117和可去除选择栅极116、以及与OTPEPROM有关的控制栅极115。第二多晶硅在沉积之后通常掺杂诸如磷的掺杂剂，剂量在1019-1021原子/cm3之间。根据应用，也可以使用诸如硼或砷或锑的其它掺杂剂材料。第二多晶硅还可以在沉积期间被原位掺杂。在某些实施例中，第二多晶硅还可以包含WSix罩。图4中使用的参考标号与其它附图中使用的一些标号相同。
参考图5，通过在嵌入式EEPROM控制栅极和OTP EPROM控制栅极上施加图案化的掩模118来选择性刻蚀第二多晶硅层，可去除选择栅极被去除。图案化掩模优选为光致抗蚀剂材料。也可以使用诸如硬掩模或氧化硅或氮化硅的其它图案化材料。图5中使用的参考标号与其它附图中使用的一些标号相同。
如图6所示，该方法继续注入选择栅极双扩散漏极区119。光掩模120被形成在OTP EPROM单元结构和嵌入式EEPROM单元结构的一部分上，同时选择栅极漏极区119被暴露。注入是使用不只一种杂质进行的。在一个具体实施例中，使用了两种杂质(磷和砷)。磷注入的剂量通常在1×1014-1×1015原子/cm3之间，且砷注入的剂量通常约5×1015原子/cm3。注入通常是以偏离垂直方向55度到65度角的方向进行的。根据应用也可以使用其它的注入参数。图6中使用的参考标号与其它附图中使用的一些标号相同。
如图7所示，在OTP EPROM栅极结构、嵌入式EEPROM栅极结构和选择栅极的竖直壁上形成隔离层121。隔离层材料通常是通过分解TEOS(四乙基原硅酸盐)沉积的氧化硅。也可以使用其它形式的沉积方法，例如使用适当前驱的化学气相沉积(CVD)。也可以使用其它材料，例如氮化硅或氧化硅与氮化硅的组合。图7中使用的参考标号与其它附图中使用的一些标号相同。
图8图示了多个接触区的形成。该方法包括注入OTP EPROM源极/漏极区、嵌入式EEPROM源极/漏极区、以及选择栅极源极/漏极区。相应的栅极和隔离层被用作掩模，进而产生两区漏极结构。两区漏极结构包括与选择栅极有关的轻掺杂的漏极(LDD)122以及较重掺杂的漏极123。OTPEPROM源极/漏极结构还包括轻掺杂漏极(LDD)125和较重掺杂的漏极124。注入是利用适当的杂质(例如砷或磷)来进行的。注入的剂量通常在1.5×1014-1.5×1016原子/cm3之间。注入能量通常在60-100keV之间。注入通常是垂直角度进行的。根据应用也可以使用其它的注入参数。图8中使用的参考标号与其它附图中使用的一些标号相同。
参考图9，该方法还包括在OTP EPROM栅极结构、嵌入式EEPROM栅极结构和选择栅极上形成电介质层126。电介质层包括掺杂了硼和磷的氧化硅。仅仅最为示例，可以使用通过分解四乙基原硅酸盐形成的且掺杂了硼和磷(BP-TEOS)的氧化硅。也可以使用其它适当的电介质材料，例如通过高密度等离子工艺形成的掺磷氧化硅。使用化学机械抛光(CMP)工艺对电介质层平坦化。或者，也可以使用回流与刻蚀工艺的组合来对电介质层平坦化。该方法包括通过图案化与刻蚀工艺在电介质层中形成接触区。金属层被形成在接触区127和电介质层128上。图9中使用的参考标号与其它附图中使用的一些标号相同。
该过程随后以传统工艺步骤(诸如中间电介质层(ILD)沉积与平坦化、以及金属化等)结束。
图10示出了OTP EPROM栅极结构和嵌入式EEPROM栅极结构的简化俯视图。如图所示，OTP EPROM具有在第一栅极107之上的控制栅极115。示出了接触区127。还示出了在与EEPROM有关的浮动栅极108上的控制栅极117和选择栅极110。图10中使用的参考标号与其它附图中使用的一些标号相同。
图11是根据本发明实施例的简化单元阵列结构。该示图示出了被选字线和未选字线配置。还示出了源线和位线。
图12示出了热载流子注入(HCI)程序的简化程序阈值电压分布。水平轴示出了以伏特为单位的控制栅极电压(VCG)。竖直轴示出了VCG的累积概率。图12中示出的HCI程序是在控制栅极电压(VCG)9.5伏、漏极电压(VD)4.6伏以及脉宽90μs下进行的。如图12所示，HCI程序之后的阈值电压示出了大于4.5伏的一致VCG。
图13示出了在250℃下热处理24小时后的简化保持特性。图形示出了竖直轴上的VCG累积概率与水平轴上的VCG(伏特)之间的关系曲线。没有观察到任何明显的阈值电压(Vth)降低。
图14示出了在不同VD与VCG对的测试条件下的简化程序特性。竖直轴表示在编程之后在漏极电流0.1μA(VT PRM@0.1μA)下测量的阈值电压。水平轴表示以秒为单位的脉宽。如图14所示，以不同脉宽使用若干VD与VCG对来选择用来获得图12的程序。对于HCI编程来说，最低的Vd与VCG对被选择用来获得大于4.5伏特的VT_PRM。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。
权利要求
1.一种用于具有精简单元尺寸的嵌入式EEPROM阵列中的一次可编程存储器结构的集成电路结构，所述结构包括具有表面区的衬底；第一单元区和第二单元区；在衬底的表面区之上的第一厚度的栅极电介质层；在第一单元区中的栅极电介质之上的第一一次可编程栅极；在部分第二单元区中的隧道氧化物窗，隧道氧化物窗所具有的第二厚度小于栅极电介质的第一厚度；在第二单元区中的栅极电介质层上的EEPROM浮动栅极和选择栅极，EEPROM浮动栅极覆盖包括隧道氧化物窗口的部分栅极电介质层；在第一一次可编程栅极、EEPROM浮动栅极和选择栅极上的绝缘层；在绝缘层上的一次可编程控制栅极，一次可编程控制栅极耦合到第一一次可编程栅极；以及在绝缘层上的EEPROM控制栅极，EEPROM控制栅极耦合到EEPROM浮动栅极；其中第一单元区上的第一一次可编程栅极、绝缘层和一次可编程控制栅极提供用于嵌入式EEPROM阵列的一次可编程存储器结构的一次可编程栅极结构；以及其中一次可编程存储器结构提供一次可编程可擦除可编程只读存储器器件。
2.如权利要求1所述的结构，其中衬底是半导体晶圆。
3.如权利要求1所述的结构，其中栅极电介质层包括氧化硅。
4.如权利要求1所述的结构，其中栅极电介质层的厚度在70-150埃之间。
5.如权利要求1所述的结构，其中隧道氧化物窗由约0.20至0.55微米的宽度表征。
6.如权利要求1所述的结构，其中第一一次可编程栅极、EEPROM浮动栅极和选择栅极由第一多晶硅层组成。
7.如权利要求1所述的结构，其中以1019-1021原子/cm3剂量的磷原位掺杂第一多晶硅层。
8.如权利要求1所述的结构，其中绝缘层包括ONO层。
9.如权利要求1所述的结构，其中一次可编程控制栅极、EEPROM控制栅极由第二多晶硅层组成。
10.如权利要求1所述的结构，其中以1019-1021原子/cm3剂量的磷原位掺杂第二多晶硅层。
11.如权利要求1所述的结构，其中一次可编程存储器结构具有0.8-1.2μm2或更小的单元尺寸，并且EEPROM具有3-6μm2或更小的单元尺寸。
12.一种用于在嵌入式EEPROM阵列中制备一次可编程EPROM器件结构的方法，包括提供具有表面区的衬底；在衬底的表面区内形成第一单元区和第二单元区；在衬底的表面区上形成第一厚度的栅极电介质层；在第二单元区中的部分栅极电介质中形成隧道氧化物窗，隧道氧化物窗具有小于第一厚度的第二厚度；利用第一多晶硅层，在第一单元区中的栅极电介质上形成第一一次可编程EPROM栅极，在第二单元区中的栅极电介质上形成EEPROM浮动栅极和选择栅极；在与EEPROM有关的第二单元区上形成图案化掩模，并且暴露与一次可编程EPROM有关的第一单元区；在第一单元区中衬底的一部分上形成一次可编程EPROM源极区和一次可编程EPROM漏极区；在第一一次可编程EPROM栅极、EEPROM浮动栅极和选择栅极上形成绝缘层；使用第二多晶硅层，在绝缘层上形成一次可编程EPROM控制栅极、EEPROM控制栅极以及可去除的第二选择栅极；去除可去除的第二选择栅极；在一次可编程EPROM栅极结构、EEPROM栅极结构和选择栅极上形成电介质层；平坦化所述电介质层；在所述电介质层中形成接触区；在所述电介质层和接触区上形成金属层；其中通过在暴露与一次可编程EPROM有关的第一单元区的同时遮掩与EEPROM有关的第二单元区，形成一次可编程EPROM源极区和一次可编程EPROM漏极区。
13.如权利要求12所述的方法，其中衬底是半导体晶圆。
14.如权利要求12所述的方法，其中栅极电介质的厚度在70-100埃之间。
15.如权利要求12所述的方法，其中通过使用砷以范围在10-60keV的能量、范围在1×1015-5×1015原子/cm3的剂量进行注入，形成一次可编程源极区和一次可编程漏极区。
16.如权利要求12所述的方法，其中图案化掩模是光致抗蚀剂材料。
17.如权利要求12所述的方法，其中以1019-1021原子/cm3剂量的磷原位掺杂第一多晶硅层。
18.如权利要求12所述的方法，其中绝缘层包括ONO层。
19.如权利要求12所述的方法，以1019-1021原子/cm3剂量的磷原位掺杂第二多晶硅层。
20.如权利要求12所述的方法，其中所述电介质层包括通过分解四乙基原硅酸盐并掺杂硼和磷而形成的掺硼与磷的氧化物。
21.如权利要求12所述的方法，其中通过图案化与刻蚀工艺来形成接触区。
22.如权利要求12所述的方法，其中使用化学机械抛光来平坦化所述电介质层。
全文摘要
一种用于嵌入式EEPROM集成电路结构中的OTP EPROM的结构与制造方法。该结构具有包括表面区的衬底。该结构具有在表面区之上的栅极电介质。该结构还具有在第一单元区中的栅极电介质层上的第一OTP EPROM栅极以及在第二单元区中的栅极电介质层上的EEPROM浮动栅极和选择栅极。绝缘层在第一OTP EPROM栅极、EEPROM浮动栅极和选择栅极之上。OTP EPROM控制栅极在绝缘层之上且耦合到第一OTP EPROM栅极。EEPROM控制栅极在绝缘层之上且耦合到EEPROM浮动栅极。
文档编号H01L21/8247GK1941381SQ20051003030
公开日2007年4月4日 申请日期2005年9月28日 优先权日2005年9月28日
发明者詹奕鹏, 黄声河, 刘晶 申请人:中芯国际集成电路制造(上海)有限公司