专利名称：半导体器件的制造方法及由此制造的半导体器件的制作方法
技术领域：
本发明涉及一种制造半导体器件的方法以及由此制造的半导体器件，更具体地，涉及一种通过选择性地形成扩散阻挡层而制造半导体器件的方法和由此方法制造的半导体器件。
背景技术：
随着半导体器件中集成度水平不断增加的趋势，广泛地使用了多层金属互连技术。特别地，为了改善半导体器件的性能，多层金属互连优选由具有低电阻率和高可靠性的金属层形成。铜层通常用于金属层。然而，通过典型的光刻工艺很难构图铜层。因此，双镶嵌工艺广泛地用作构图铜层的技术。
广泛地使用镶嵌工艺来形成电连接到下互连的上互连。上互连填充在层间绝缘层内形成的沟槽。该沟槽利用光刻工艺通过构图层间绝缘层横过金属插塞的上表面而形成。而且，使用镶嵌工艺形成金属插塞。即，形成通孔以暴露下互连的预定部分，以及形成金属插塞以填充通孔。形成金属插塞和上互连的该镶嵌工艺被称作“单”镶嵌工艺。
可选择地，可以使用镶嵌工艺同时形成金属插塞和上互连。即同时形成暴露下互连的预定部分的通孔和与通孔的上部分交叉的沟槽。形成上互连来填充通孔和沟槽。这个镶嵌工艺被称作“双”镶嵌工艺。
而且，铜原子具有进入邻近的绝缘层或硅层的高扩散率。因此，在镶嵌工艺期间，铜原子会扩散到绝缘层中，从而导致泄漏电流，且扩散到有源元件如晶体管中，从而作为杂质。为此，为了限制从形成金属插塞和/或上互连的铜层的铜扩散，有必要形成扩散阻挡层。该扩散阻挡层防止铜原子扩散到绝缘层中。然而，介于下互连和金属插塞之间和/或上互连和金属插塞之间的扩散阻挡层提高了通路电阻。
在Hashim等人的美国专利No.6,559,061的“method and apparatus forforming improved metal interconnects”中公开了一种通过去除在金属插塞和互连层之间的扩散阻挡层而降低通路电阻的方法。Hashim等所公开的方法包括在铜部件(copper feature)上的绝缘层内限制的孔的内部沉积扩散阻挡层的工艺。该工艺包括在孔的表面上沉积扩散阻挡层。除去该扩散阻挡层和在铜部件的至少一部分上自然形成的氧化层，从而暴露铜部件的至少一部分。根据该方法，在孔的表面上形成扩散阻挡层，而在孔下的铜部件上的扩散阻挡层被除去。结果，填充孔的铜层和铜部件彼此直接接触，由此减小了通路电路。
然而，当利用单镶嵌工艺形成上互连时，很难采用该方法。即扩散阻挡层被沉积在限制于金属插塞上的绝缘层中的沟槽的内部。然后，除去在金属插塞上的扩散阻挡层，从而暴露出金属插塞。同时，也暴露出了邻近金属插塞的绝缘层。然后，形成铜互连以填充沟槽。铜互连与邻近金属插塞的绝缘层直接接触。因此，铜原子能从填充沟槽的铜互连扩散到邻近金属插塞的绝缘层中。
而且，随着半导体器件集成度的增加，金属互连的线宽减小。下互连的线宽的减小导致了通孔尺寸的减小。下互连线宽的减小缩小了用于将通孔与下互连对准的工艺的裕度。因此，通孔能在超越下互连线宽的横向位置形成，从而暴露出邻近下互连的绝缘层。结果，形成了未着陆的通路(unlanded via)，其中金属插塞和邻近下互连的绝缘层接触。当通孔的大小不能进一步减小时，更有可能形成未着陆的通路，不管由于更高集成度而造成的金属互连的线宽的减小。因此，有必要形成用于防止金属原子从金属插塞扩散到邻近下互连的绝缘层中的扩散阻挡层。然而，根据美国专利No.6,559,061中公开的方法，扩散阻挡层不能在金属插塞和邻近下互连的绝缘层之间形成。因此，在专利6,559,061中公开的方法没有提供在使用单镶嵌工艺形成铜互连时导致通路电阻减小且同时防止铜原子扩散的解决方法。而且，该工艺没有防止金属原子从未着陆的通路扩散到邻近下互连的绝缘层中。
发明内容
因此，本发明在于提供了一种在最小化产生的通路电阻时用于防止金属原子扩散的制造半导体器件的方法。
本发明要解决的另一问题是提供一种在最小化通路电阻时用于防止金属原子扩散的半导体器件。
在一个方面，本发明描述了一种通过选择性形成扩散阻挡层而制造半导体器件的方法。该方法包括在半导体衬底上形成导电图案和覆盖导电图案的绝缘层。通过构图绝缘层，形成了用于暴露出导电图案的至少一部分的开口。然后，利用选择性沉积技术在开口中形成扩散阻挡层。在暴露的导电图案上形成的扩散阻挡层的厚度比在开口内部暴露的绝缘层上的扩散阻挡层的厚度更小。通过蚀刻扩散阻挡层形成凹陷的(recessed)扩散阻挡层。
开口可以暴露出导电图案的界面和绝缘层，使得绝缘层的一部分设置在开口的底部。
优选地，导电图案可以主要包括W、Al、或Cu。当形成导电图案时，阻挡金属层可以形成在导电图案的侧壁和绝缘层之间。阻挡金属层可以通过开口暴露出。
优选地，扩散阻挡层可以在于开口的内部暴露出的绝缘层的表面上形成30至300埃的范围内的厚度，以及更优选地，它可以形成具有在50-200埃范围内的厚度。优选利用化学气相沉积(CVD)技术或原子层沉积(ALD)技术形成扩散阻挡层。扩散阻挡层优选包括金属氮化物层如钽(Ta)层、氮化钽(TaN)层、氮化钛(TiN)层和氮化钨(WN)层，或金属硅氮化物层如氮化钽硅(TaSiN)层、氮化钛硅(TiSiN)层和氮化钨硅(WSiN)层。金属硅氮化物层可以通过形成金属氮化物层和表面处理该层形成。
在Felipe等人的、题为“Method of depositing a diffusion barrier for copperinterconnection application”的美国专利No.6,541,374中公开了利用CVD技术选择性地沉积TiN材料的方法，在此参照引入到本发明中除了沉积厚度。对该技术的详细描述将结合本发明的实施例在后面进行描述。
而且，凹陷扩散阻挡层在设置于开口底部的绝缘层上的厚度可以比在暴露的导电图案上的厚度要厚，且在开口的内侧壁上的厚度要比设置于开口底部的绝缘层上的厚度要厚。设置在开口底部的绝缘层上的凹陷扩散阻挡层优选具有10-100埃的厚度。而且，在蚀刻扩散阻挡层期间，可以完全除去在暴露的导电图案上的扩散阻挡层。同样，优选去除在导电图案上的自然氧化物层。
在扩散阻挡层的至少一部分被暴露的情况下，在阻挡金属层上的扩散阻挡层可以比在导电图案上的扩散阻挡层在厚度上更厚。凹陷扩散阻挡层仍然可以覆盖阻挡金属层。于是，能够防止铜原子沿着阻挡金属层和绝缘层的界面扩散。
优选地，可以利用典型的反应离子蚀刻(RIE)技术，或Ar等离子体蚀刻技术进行扩散阻挡层的蚀刻操作以形成凹陷扩散阻挡层。蚀刻扩散阻挡层，以及依次形成籽晶层和镀铜层，可以填充开口。因此，介于镀铜层和导电图案之间的扩散阻挡层的厚度可以最小化，并且可以使通路电阻最小化。而且，在形成籽晶层之前，可以形成粘附层。粘附层改善了籽晶层和镀铜层的黏附力。粘附层可以由Ta、Ti、Ru、Co或W组成。
而且，当蚀刻扩散阻挡层时，可以同时形成籽晶层。即，可以使用包括沉积/蚀刻的离子化物理气相沉积(i-PVD)技术，把籽晶层形成在其上形成有扩散阻挡层的半导体衬底上。当利用i-PVD技术形成籽晶层时，离子化的籽晶材料蚀刻扩散阻挡层，从而形成凹陷扩散阻挡层。然后，镀铜层可以形成在其上形成有籽晶层的半导体衬底上。
可选择地，当蚀刻扩散阻挡层时，可以同时形成粘附层。可以利用i-PVD技术形成粘附层。当利用i-PVD技术形成粘附层时，离子化的粘附材料蚀刻扩散阻挡层，并使该层凹陷。然后，可以在其上形成有粘附层的半导体衬底上依次形成籽晶层和镀铜层。
根据本发明的另一方面，本发明的示例性实施例提供了一种通过选择性形成扩散阻挡层制造半导体器件的方法。该方法包括在半导体衬底上形成第一绝缘层。在第一绝缘层的内部形成金属插塞。然后，在第一绝缘层和金属插塞上形成第二绝缘层，并构图第二绝缘层，由此形成暴露金属插塞和第一绝缘层的沟槽。利用选择性沉积技术在具有沟槽的半导体衬底的整个表面上共形地形成扩散阻挡层。在暴露的金属插塞上形成的扩散阻挡层具有比在第一和第二绝缘层上的扩散阻挡层的厚度更小的厚度。然后，蚀刻扩散阻挡层，并由此形成凹陷的扩散阻挡层。
优选地，金属插塞可以是Al、W或Cu插塞。当形成金属插塞时，阻挡金属层可以介于金属插塞和第一绝缘层之间形成。阻挡金属层可以通过开口暴露出。
优选地，可以在暴露的第一绝缘层的表面和第二绝缘层的表面上形成具有30-300埃厚度的扩散阻挡层，且更优选地，它可以形成为具有50-200埃的厚度。优选地，扩散阻挡层可以利用CVD技术或ALD技术形成。
而且，凹陷扩散阻挡层在第一绝缘层上的厚度可以比在暴露的金属插塞上的厚度更厚，并且在第二绝缘层上的厚度可以比在第一绝缘层上的厚度更厚。在第一绝缘层上形成的凹陷扩散阻挡层可以具有10-100埃的厚度。当蚀刻扩散阻挡层时，可以完全去除金属插塞上的扩散阻挡层。优选地，可以去除在金属插塞上的自然氧化物层。
根据本发明的又一方面，本发明的示例实施例提供了一种通过选择性地形成扩散阻挡层制造半导体器件的方法。本方法包括在半导体衬底上形成下互连和在至少下互连的侧壁处的第一绝缘层。然后，在第一绝缘层和下互连上形成第二绝缘层，并构图第二绝缘层，由此形成用于暴露下互连的侧壁和第一绝缘层的界面的通孔。扩散阻挡层利用选择性沉积技术共形地(comformally)形成在具有通孔的半导体衬底的整个表面上。形成的扩散阻挡层在暴露的下互连上的厚度比在第一和第二绝缘层上的厚度要小。然后，蚀刻扩散阻挡层，由此形成凹陷的扩散阻挡层。
优选地，下互连可以由Al、Cu或W组成。当形成下互连时，阻挡金属层可以介于下互连和第一绝缘层之间。阻挡金属层可以通过开口暴露出。
优选地，扩散阻挡层可以在第一绝缘层的暴露表面和第二绝缘层的表面上以30-300埃的厚度形成，更优选地，它可以形成50-200埃的厚度。优选地，扩散阻挡层可以利用化学气相沉积(CVD)技术或原子层沉积(ALD)技术形成。
而且，凹陷的扩散阻挡层在第一绝缘层上的厚度比在暴露的下互连上的厚度要厚，且在第二绝缘层上的厚度可以比第一绝缘层上的厚度厚。在第一绝缘层上的凹陷扩散阻挡层可以以10-100埃的厚度形成。当蚀刻扩散阻挡层时，可以完全除去在下互连上的扩散阻挡层。优选地，可以除去在暴露的下互连上的自然氧化物层。
根据本发明的又一方面，本发明的示例实施例提供了一种通过选择性地形成扩散阻挡层制造的半导体器件。该半导体器件包括半导体衬底。金属插塞设置在半导体衬底上。金属互连设置在金属插塞的顶部上。第一绝缘层在金属插塞的侧壁处延伸，并设置在金属互连和半导体衬底之间。而且，第二绝缘层位于金属互连的侧壁处。扩散阻挡层设置在金属互连和第二绝缘层之间、金属互连和第一绝缘层之间、以及金属互连和金属插塞之间。介于金属互连和金属插塞之间的扩散阻挡层具有比介于金属互连和第一绝缘层之间的扩散阻挡层更小的厚度。
介于金属互连和第一绝缘层之间的扩散阻挡层在厚度上可以比介于金属互连和第二绝缘层之间的扩散阻挡层更薄。而且，介于金属互连和金属插塞之间的扩散阻挡层可以是连续的或不连续的。
可选择地，扩散阻挡层可以不介于金属互连和金属插塞之间。结果，在金属互连和金属插塞之间的界面电阻能被最小化。
根据本发明的更进一步的方面，本发明的示例实施例提供了一种通过选择性地形成扩散阻挡层制造的半导体器件。该半导体器件包括半导体衬底。下互连设置在半导体衬底上。第一绝缘层位于下互连的侧壁处。金属插塞设置在下互连和第一绝缘层的界面上。金属插塞设置在包括第一绝缘层的一部分和下互连的一部分的区域上。第二绝缘层位于金属插塞的侧壁处。而且，扩散阻挡层设置在金属插塞和第二绝缘层之间、金属插塞和第一绝缘层之间、以及金属插塞和下互连之间。介于金属插塞和下互连之间的扩散阻挡层具有比介于金属插塞和第一绝缘层之间的扩散阻挡层更小的厚度。
介于金属插塞和第一绝缘层之间的扩散阻挡层在厚度上可以比介于金属插塞和第二绝缘层之间的扩散阻挡层更薄。而且，介于金属插塞和下互连之间的扩散阻挡层可以是连续的或者不连续的。
可选择地，扩散阻挡层可以不介于金属插塞和下互连之间。结果，在金属插塞和下互连之间的界面电阻能被最小化。
通过参考附图对其优选实施例的详细描述，上述的和其它的特点以及本发明的优点对于本领域的普通技术人员将会更加清楚，在附图中图1是说明根据本发明实施例的半导体器件的制造方法的工艺顺序的流程图；图2至图10是说明根据本发明实施例的使用单镶嵌工艺制造半导体器件的方法的截面示意图；图11至18是说明根据本发明另一实施例的使用镶嵌工艺制造半导体器件的方法的截面示意图；图19是拍摄的说明根据本发明另一实施例制造的、在未着陆的通孔中的凹陷扩散阻挡层的TEM照片；以及图20和21是说明根据扩散阻挡层的厚度的通路电阻和根据扩散阻挡层是否凹陷的通路电阻的图。
具体实施例方式
现在，在下文中将参考示出了本发明优选实施例的附图更全面地描述本发明。然而本发明可以具体化为不同的形式，并不应该局限于在这里列举的实施例中。相反，提供这些实施例是为了使本公开彻底和完全，并向本领域的技术人员充分地传达本发明的范围。在附图中，为了清楚夸大了层和区的厚度。在整个说明书中，相同的数字表示相同的元件。
图1是说明根据本发明实施例制造半导体器件的方法的工艺顺序的流程图，图2到图10是说明根据本发明实施例使用单镶嵌工艺制造半导体器件的方法的截面示意图。
参考图1和2，制备了具有下导电图案23的半导体衬底21(图1的步骤1)。下导电图案23例如可以是源区、漏区、栅电极或位线。而且，下导电图案23可以是电容的上电极或下互连。例如利用典型的光刻工艺或镶嵌工艺形成下导电图案23。
参考图1和3，在半导体衬底21上形成第一绝缘层26(图1的步骤3)。第一绝缘层26可以包括依顺序堆叠的下蚀刻停止层25和下层间绝缘层27，以及可以进一步包括在下层间绝缘层27上的硬掩模层(未示出)。可以形成下蚀刻停止层25以便当蚀刻下层间绝缘层27时保护下导电图案23，或者防止原子从下导电图案23扩散。下蚀刻停止层25优选由氮化硅(SiN)、碳化硅(SiC)或氮化硅碳(SiCN)形成。下层间绝缘层27优选由低K介电层形成。
参考图1和4，使用光刻工艺构图第一绝缘层26，由此形成用于暴露下导电图案23的接触孔或通孔。
然后，形成填充接触孔或通孔的金属层31。金属层31可以是主要包括Al、Cu或W的材料层。优选地，在形成金属层31前，可以形成阻挡金属层29。阻挡金属层29可以由主要采用与金属层31一致的材料构成，并可以由多层形成。阻挡金属层29可以利用物理气相沉积(PVD)技术或化学气相沉积(CVD)技术，或者利用这两种技术形成。
参考图1和图5，平坦化金属层31和阻挡金属层29，直到第一绝缘层26的上表面暴露出来。结果，阻挡金属层29a和金属插塞31a(图1的导电图案)限制在接触孔或通孔的内部(图1的步骤5)。金属层31和阻挡金属层29可以利用全表面蚀刻技术(overall-surface etching technology)或化学机械抛光(CMP)技术平坦化。
第二绝缘层34形成在其上形成有金属插塞31a的半导体衬底上(图1的步骤7)。第二绝缘层34可以包括上蚀刻停止层33和上层间绝缘层35，它们依顺序堆叠。上蚀刻停止层33优选由SiN、SiC或SiCN构成，以及上层间绝缘层35优选由低K介电层形成。
参考图1和6，利用光刻工艺构图第二绝缘层34，由此形成沟槽37(图1中的开口)，其暴露出金属插塞31a(图1中的步骤9)。沟槽37横过金属插塞31a的上部分形成。因此，第一绝缘层26的上表面和阻挡金属层29a通过沟槽37暴露。
利用选择性沉积技术将扩散阻挡层39形成在其上形成有沟槽37的半导体衬底上(图1的步骤11)。形成扩散阻挡层39使得在第二绝缘层34的表面和暴露的第一绝缘层26的表面上的厚度比暴露出的金属插塞31a的表面上的厚度相对更厚。优选地，形成的扩散阻挡层39同样在暴露的阻挡金属层29a的表面上比在暴露的金属插塞31a的表面上更厚。优选地，扩散阻挡层39可以在第二绝缘层34的表面上和暴露的第一绝缘层26的表面上形成30-300埃范围内的厚度。而且，扩散阻挡层39优选包括金属氮化物层例如Ta、TiN、TaN和WN，或者金属硅氮化物层例如TiSiN、TaSiN和WSiN。金属硅氮化物层可以利用SiH4通过表面处理金属氮化物层形成。
而且，选择性沉积技术可以包括CVD技术或ALD技术。在美国专利No.6,541,374中公开了一种利用CVD技术选择性沉积TiN的方法。在美国专利No.6,541,374中公开的方法如下。
半导体衬底21在100至400℃的温度下加热，并暴露到氨和四(二乙基氨基)钛(TDEAT)的气相混合物中。该工艺在10-400托范围内的压力下进行，且更优选地，在50-70托的范围内的压力下进行。根据美国专利No.6,541,374，形成于暴露的第一绝缘层26和第二绝缘层34的表面上的TiN层能够形成为在厚度上比形成于暴露的金属插塞31a的表面上的TiN层更厚。
而且，在美国专利No.6,541,374中公开的方法中，所形成的TiN层在导电图案上具有不连续的形态，但是在本发明的实施例中，没有必要形成具有不连续形态的TiN层。
参考图1和7，蚀刻扩散阻挡层39，由此形成凹陷的扩散阻挡层39a(图1中的步骤13)。优选地，利用RIE或Ar等离子体蚀刻工艺，可以通过干法蚀刻扩散阻挡层39而使扩散阻挡层39凹陷。当蚀刻扩散阻挡层39时，可以完全除去形成在金属插塞31a上的扩散阻挡层39。而且，优选除去形成在金属插塞31a上的自然氧化物层(未示出)。因此，当除去自然氧化物层时，能在沟槽37的侧壁上再次沉积在金属插塞31a中干法蚀刻的材料。然而，凹陷的扩散阻挡层39a防止了沉积的材料扩散到第二绝缘层34中。
参考图1和8，在凹陷的扩散阻挡层39a上形成籽晶层43(图1的步骤15)。籽晶层43可以利用PVD技术由Cu构成。优选地，在形成籽晶层43前，可以形成粘附层41。粘附层41可以利用PVD技术由Ta、Ti、Ru、Co或W组成。
而且，籽晶层43可以利用i-PVD技术例如应用材料Co的SIP+形成。在i-PVD技术中，从靶材料溅射的原子被离子化并沉积在半导体衬底上。而且，i-PVD技术包括利用离子化原子的能量对半导体衬底的蚀刻。因此，利用i-PVD技术形成了籽晶层43并且扩散阻挡层39同时也被凹陷了。因此，可以省略利用RIE或Ar等离子体蚀刻技术蚀刻扩散阻挡层39的工艺。
而且，利用i-PVD技术形成粘附层41。因此，形成粘附层41并同时使扩散阻挡层39凹陷。
参考图1和9，在其上形成有籽晶层43的半导体衬底上形成镀铜层45(图1的步骤17)。镀铜层45可以利用典型的电镀技术和后期退火技术形成。后退火可以在存在N2气体或N2和H2气体的混合气的条件下、在200-400℃的温度下进行。
参考图1和10，镀铜层45、籽晶层43、粘附层41和凹陷的扩散阻挡层39a可以利用CMP技术平坦化，直到第二绝缘层34的上表面露出来(图1中的步骤19)。结果，凹陷的扩散阻挡层39a、粘附层41、籽晶层43和铜互连45a形成为被限制在沟槽37中。
根据本发明的一个实施例，能减小介于铜互连45a和金属插塞31a之间的扩散阻挡层39的厚度或能除去扩散阻挡层39，从而使通路电阻最小化。而且，凹陷的扩散阻挡层39a残留在铜互连39和第二绝缘层34之间、及在铜互连39和第一绝缘层26之间，由此防止铜原子的扩散。
在下文中，将会详细地描述根据本发明第一实施例的半导体器件。
再次参考图10，金属插塞31a设置在具有下导电图案23的半导体衬底21上。金属插塞31a可以设置在下导电图案23上。金属插塞29a可以是Al插塞、W插塞、或者Cu插塞。
而且，金属互连45a横过金属插塞29a的上部设置。金属互连45a可以包括铜，并且可以是铜互连。
而且，第一绝缘层26覆盖金属插塞31a的侧壁，并延伸以介于金属互连45a和半导体衬底21之间。第一绝缘层26可以包括下蚀刻停止层25和下层间绝缘层27。而且，第二绝缘层34覆盖金属互连45a的侧壁。第二绝缘层34可以包括上蚀刻停止层33和上层间绝缘层35。
而且，扩散阻挡层39a介于金属互连45a和第二绝缘层34之间、金属互连45a和第一绝缘层26之间、及金属互连45a和金属插塞31a之间。介于金属互连45a和金属插塞31a之间的扩散阻挡层39a在厚度上可以比介于金属互连45a和第一绝缘层26之间的扩散阻挡层39a更薄。
而且，介于金属互连45a和第一绝缘层26之间的扩散阻挡层39a在厚度上可以比介于金属互连45a和第二绝缘层34之间的扩散阻挡层39a更薄。优选地，介于金属互连45a和第一绝缘层26之间的扩散阻挡层39a可以具有10-100埃范围内的厚度。
而且，介于金属互连45a和金属插塞31a之间的扩散阻挡层39a可以是连续的或不连续的。
同时，扩散阻挡层39a可以随意地不存在于金属互连45a和金属插塞31a之间。因此，在金属互连45a和金属插塞31a之间的界面电阻能被最小化。
而且，籽晶层43可以介于金属互连45a和扩散阻挡层39a之间、及金属互连45a和金属插塞31a之间。而且，粘附层41可以介于籽晶层43和扩散阻挡层39a之间、及籽晶层43和金属插塞31a之间。
优选地，阻挡金属层29a可以介于金属插塞31a和第一绝缘层26之间。而且，阻挡金属层29a可以延伸并可以介于金属插塞31a和下导电图案23之间。在该情况下，扩散阻挡层39a可以介于金属互连45a和阻挡金属层29a之间。
在下文中，参考附图提供了根据本发明另一个实施例的半导体器件的制造方法。
图11至18是说明根据本发明的另一实施例使用镶嵌工艺制造半导体器件的方法的剖面示意图。
参考图1和图11，制备了半导体衬底51(图1的步骤1)。可以在半导体衬底51的内部形成独立的元件，如晶体管(未示出)或电容(未示出)。
第一绝缘层53形成在半导体衬底51上(图1的步骤3)。利用常用的光刻工艺构图第一绝缘层53，从而形成限制在第一绝缘层53内部的下互连沟槽。然后，形成用于填充下互连沟槽的金属层并构图，由此形成下互连57(图1的导电图案)(图1的步骤5)。优选地，在形成下互连57之前，可以形成阻挡金属层55。
可选择地，在形成第一绝缘层53前，可以形成金属层。可以利用常用的光刻工艺构图金属层，由此形成下互连57。然后，第一绝缘层53可以形成在其上形成有下互连57的半导体衬底上。可以使用CMP技术平坦化第一绝缘层53。在这种情况下，阻挡金属层55没有形成在下互连57的侧壁上。
而且，下互连57可以由Al、Cu或W构成。然而，在下互连57由Cu构成的情况下，下互连57是使用镶嵌工艺形成的。
参考图1和12，在其上形成有第一绝缘层53和下互连57的半导体衬底上形成第二绝缘层62(图1的步骤7)。第二绝缘层62可以包括下蚀刻停止层59和下层间绝缘层61，且可以进一步包括上蚀刻停止层63和上层间绝缘层65。该蚀刻停止层59、63可以由SiN、SiC或SiCN构成。而且，层间绝缘层61、65可以优选地由低k介电层形成。而且，上蚀刻停止层63可以被省略，且下层间绝缘层61和上层间绝缘层65可以由同样的低k介电层形成。
参考图1和13，使用光刻工艺构图第二绝缘层62，由此形成用于暴露下互连57的通孔(图1的开口67a、67b)(图1的步骤9)。同时暴露下互连57和第一绝缘层53的通孔67a定义为“未着陆”(unlanded)通孔67a，以及唯独暴露下互连57的通孔67b定位为着陆通孔67b。
未着陆通孔67a形成的原因可以是下互连57和通孔67a的未对准。在通孔67a、67b不能减小尺寸以符合随着半导体器件高集成度下互连57的线宽减小的情况下，常常形成未着陆通孔67a。具体地，由于光刻工艺的限制，当与下互连57的线宽相比通孔形成了相对较大宽度的情况下，形成了未着陆通孔67a。
而且，当构图第二绝缘层62以形成通孔67a、67b时，上互连沟槽69可以横过通孔67a、67b的上部而形成。
参考图1和14，利用选择性沉积技术，扩散阻挡层71形成在其上形成有通孔67a、67b和上互连沟槽69的半导体衬底上(图1的步骤11)。形成在第二绝缘层62的表面上和暴露的第一绝缘层53的表面上的扩散阻挡层71在厚度上比形成在暴露的下互连57的表面上的扩散阻挡层71更厚。优选地，扩散阻挡层71在暴露的阻挡金属层56的表面上形成的厚度比在暴露的下互连57的表面上的厚度相对要厚。优选地，扩散阻挡层71在第二绝缘层62的表面上和暴露的第一绝缘层53的表面上形成为具有30-300埃范围内的厚度。而且，扩散阻挡层71优选地由金属氮化物层例如Ta、TiN、TaN和WN，或金属硅氮化物层例如TiSiN、TaSiN和WSiN形成。金属硅氮化物层可以通过表面处理包含SiN4的金属氮化物层而形成。
选择性沉积技术可以是参考图6描述的CVD技术或ALD技术。
参考图1和15，蚀刻了扩散阻挡层71，由此形成凹陷的扩散阻挡层71a(图1的步骤13)。参考图7如上所述，利用RIE或Ar等离子体蚀刻技术干法蚀刻扩散阻挡层71，由此使扩散阻挡层71凹陷。当蚀刻扩散阻挡层71时，形成在下互连57上的扩散阻挡层71可以被完全除去。而且，去除形成在下互连57上的自然氧化物层(未示出)是优选的。因此，当去除自然氧化物层时，在下互连57上干蚀刻的材料可以再次沉积在通孔67a、67b的侧壁上。然而，凹陷的扩散阻挡层71a防止了沉积的材料扩散到第二绝缘层62中。
参考图1和16，籽晶层75形成在凹陷的扩散阻挡层71a上(图1的步骤15)。籽晶层75可以利用参考图8描述的PVD技术由铜构成。优选地，在形成籽晶层75前，可以形成粘附层73。粘附层73可以利用PVD技术由Ta、Ti、Ru、Co或W组成。
而且，籽晶层75可以利用参考图8如上所述的i-PVD技术形成。当籽晶层75利用i-PVD技术形成时，可能同时使扩散阻挡层71凹陷。因此，可以省略利用RIE(反应离子蚀刻)或Ar等离子体蚀刻技术蚀刻扩散阻挡层71的工艺。
而且，粘附层73可以利用参考图8描述的i-PVD技术形成。因此，当形成了粘附层73时，可能同时蚀刻扩散阻挡层71，由此形成了凹陷的扩散阻挡层71a。
而且，参考图1和17，利用参考图9如上描述的同样的方法，在其上形成有籽晶层75的半导体衬底上形成镀铜层77(图1的步骤17)。镀铜层77填充通孔67a、67b和上互连沟槽69的空白空间。
参考图1和18，利用CMP技术平坦化镀铜层77、籽晶层75，粘附层73和凹陷扩散阻挡层71a，直到第二绝缘层62的上表面露出来(图1的步骤19)。结果，形成了填充了通孔67a、67b的金属插塞77a、77b和填充了上互连沟槽69的金属互连79。这里，填充未着陆通孔67a的金属插塞77a被定义为“未着陆通路”(unlanded via)，且填充着陆通孔67b的金属插塞77b被定义为“着陆通路(landed via)”。
根据本发明的第二实施例，在金属插塞77a、77b和下互连57之间的扩散阻挡层71的厚度能被减小或最小化，由此使通路电阻最小化。而且，在未着陆通路中，凹陷的扩散阻挡层71a残留于金属插塞77a和第一绝缘层53之间，由此防止了铜原子的扩散。
现在，如下文所示，将会详细描述根据本发明第二实施例形成的半导体器件。
再次参考图18，下互连57设置在半导体衬底51上。下互连57可以是Al、Cu或W互连。
第一绝缘层53覆盖下互连57的侧壁。而且，第一绝缘层53可以介于下互连57和半导体衬底51之间。
金属插塞77a设置在下互连57和第一绝缘层53的界面处。即，金属插塞77a是未着陆通路。而且，金属插塞77a可以包括铜，并可以是铜插塞。
而且，第二绝缘层62覆盖金属插塞77a的侧壁。第二绝缘层62可以包括下蚀刻停止层59和下层间绝缘层61，它们顺序堆叠。第二绝缘层62可以进一步包括上蚀刻停止层63和上层间绝缘层65。在其它的实施例中，没有形成上蚀刻停止层63，且下层间绝缘层61和上层间绝缘层63可以由相同材料构成。
扩散阻挡层71a介于金属插塞77a和第二绝缘层62之间、金属插塞77a和第一绝缘层53之间、及金属插塞77a和下互连57之间。介于金属插塞77a和下互连57之间的扩散阻挡层71a在厚度上比介于金属插塞77a和第一绝缘层53之间的扩散阻挡层71a要薄。
而且，介于金属插塞77a和第一绝缘层53之间的扩散阻挡层71a可以随意地在厚度上比介于金属插塞77a和第二绝缘层62之间的扩散阻挡层71a更薄。优选地，介于金属插塞77a和第一绝缘层53之间的扩散阻挡层71a可以具有10-100埃范围内的厚度。
而且，介于金属插塞77a和下互连57之间的扩散阻挡层71a可以是连续的或者不连续的。
可选择地，在另一实施例中，扩散阻挡层71a不存在于金属插塞77a和下互连57之间。在这种情况下，在金属插塞77a和下互连57之间的界面电阻能被最小化。
而且，籽晶层75可以介于金属插塞77a和扩散阻挡层71a之间以及在金属插塞77a和下互连57之间。而且，粘附层73可以介于籽晶层75和扩散阻挡层71a之间以及在籽晶层75和下互连57之间。
而且，阻挡金属层55可以介于下互连57和第一绝缘层53之间。扩散阻挡层71a介于阻挡金属层55和金属插塞77a之间。
而且，限制在第二绝缘层62内部的金属互连79可以横过金属插塞77a的上部设置。金属互连79可以被限制在上蚀刻停止层63和上层间绝缘层65的内部。在这种情况下，扩散阻挡层71a延伸并介于金属互连79和第二绝缘层62之间。而且，籽晶层75和粘附层73可以延伸并介于金属互连79和扩散阻挡层71a之间。
根据本发明的这个实施例，扩散阻挡层71a介于金属插塞77a和第一绝缘层53之间、以及在未着陆通路中的金属插塞77a和第二绝缘层62之间，由此防止了铜原子的扩散。而且，介于金属插塞77a和下互连57之间的扩散阻挡层71a的厚度被最小化了，由此使所得到的通路电阻最小化。
<例子>
在下文中，将会描述根据本发明实施例制造的器件样品的多种测量结果。在这里，这些样品是参考图11至18根据上述的工艺顺序而制造的。下互连57(图11)是Cu互连，且形成了阻挡金属层55(图11)。而且，第二绝缘层62(图12)是通过堆叠如图12中所示的下蚀刻停止层59、下层间绝缘层61、上蚀刻停止层63、和上层间绝缘层65而形成的。层间绝缘层61、65形成为具有4000埃的厚度，以及通孔67a(图13)形成为具有0.18um的宽度。而且，扩散阻挡层71(图14)是利用TDEAT作为前驱体(precursor)通过CVD技术由TiN构成的。
图19是通过拍摄图18的T区的TEM照片，以说明介于第一绝缘层和未着陆通路中的金属插塞之间的凹陷扩散阻挡层。在这里，扩散阻挡层以200埃的厚度形成在上层间绝缘层65(图14)的上表面上。使用Ar等离子体蚀刻技术蚀刻扩散阻挡层，由此形成了凹陷的扩散阻挡层85。利用50埃的热氧化层靶进行Ar等离子体蚀刻。而且，籽晶层和镀铜层形成在具有凹陷的扩散阻挡层85的半导体衬底上，且不形成粘附层。然后，平坦化镀铜层，由此形成金属插塞89。
参考图19，在第一绝缘层81和金属插塞89之间已观察到具有大约31埃的厚度的凹陷扩散阻挡层85，但是在金属插塞89和下互连83之间没有观察到凹陷扩散阻挡层85。而且，已观察到在金属插塞89的侧壁上的凹陷扩散阻挡层85的最小厚度大约为60埃。
图20和21是说明根据扩散阻挡层71(图14)的厚度所测量的通路电阻和根据扩散阻挡层71是否被凹陷而测量的通路电阻的曲线图。
在这里，表1中示出了图20和21中的样品的制造条件。
<表1>
在图20和21的样品中，扩散阻挡层71由TiN构成。通过改变扩散阻挡层71的厚度制造图20的样品。即，在样品A、B和C的每一个中的上层间绝缘层65上的TiN层的厚度分别为50埃、100埃和200埃。而且，TiN层的表面利用SiH4处理。而且，在图20的样品的制造中，省略了蚀刻扩散阻挡层71的工艺，并且籽晶层75和镀铜层77形成在扩散阻挡层71上。
同时，制造的图21的样品具有同样厚度的TiN层。即，在样品C、D和E的每一个中上层间绝缘层65上的TiN层的厚度均为200埃。而且，在样品D和E的每一个中，TiN层都是利用具有50埃的热氧化层靶的Ar等离子体蚀刻技术蚀刻的，由此形成了凹陷的扩散阻挡层71a。然后，在样品E中粘附层73由Ta构成。在上层间绝缘层65上的Ta层具有100埃的厚度。每个样品都包括同样的籽晶层75和同样的镀铜层77，并利用CMP技术进行平坦化工艺。
样品在400℃的温度下、在真空气氛下退火2个小时，并利用链图案(chain pattern)测量通路电阻。链图案由430,000通路链构成。
参考图20，与其中TiN层的厚度较厚的样品C相比，在其中TiN层的厚度较薄的样品A和B中，所得电阻率分布是不均匀的。这是因为由于高温退火处理产生了应力迁移，并且当TiN的厚度薄时在通路内部形成了空隙。而且，随着TiN层厚度的增加，电阻分布改善得越多，然而通路电阻示出了更高的水平(level)。这是因为具有高电阻率的TiN层介于下互连57和铜插塞77a、77b之间，并增加了通路电阻。
参考图21，在TiN层凹陷了的样品D和E中，与不具有凹陷TiN层的样品C相比，通路电阻降低了并示出了更均匀的分布。相比于不包括粘附层73的样品D，在粘附层73由Ta构成的样品E中通路电阻稍微增加了。然而，通路电阻分布示出了微小的差别。
结果，可以通过形成TiN层并对其蚀刻以得到均匀的电阻分布，并能够减小通路电阻。
根据本发明，提供了一种半导体器件的制造方法，通过利用选择性的沉积技术形成扩散阻挡层并蚀刻扩散阻挡层以便形成凹陷扩散阻挡层，能够防止金属原子扩散和最小化通路电阻。因此，能够防止在未着陆通路中的铜原子由于未对准而扩散，并且由此能够减小用于在下互连中对准通孔的光刻工艺的负担。
根据本发明，提供了一种能够防止金属原子扩散和最小化通路电阻的半导体器件。
当参考其优选实施例具体示出并描述了本发明后，本领域的技术人员可以理解，在不脱离由所附权利要求定义的本发明的精神和范围的条件下，可以进行形式和细节上的各种改变。
权利要求
1.一种半导体器件的制造方法，包括在半导体衬底上形成导电图案和覆盖该导电图案的绝缘层；构图该绝缘层，由此形成用于暴露所述导电图案的至少一部分的开口；利用选择性沉积技术在所述开口中形成扩散阻挡层，其中该扩散阻挡层在暴露的导电图案上形成的厚度比在所述开口内部暴露的所述绝缘层上的厚度更小；和蚀刻所述扩散阻挡层，由此形成凹陷扩散阻挡层。
2.根据权利要求1的方法，其中所述凹陷扩散阻挡层在暴露于所述开口的内部的所述绝缘层的表面上的厚度比在所述暴露的导电图案上的厚度大。
3.根据权利要求2的方法，其中所述扩散阻挡层的所述蚀刻操作利用RIE(反应离子蚀刻)技术或Ar等离子体蚀刻技术进行。
4.根据权利要求3的方法，其中在所述扩散阻挡层的所述蚀刻操作期间完全除去了在所述暴露的导电图案上的所述扩散阻挡层。
5.根据权利要求4的方法，进一步包括在具有所述凹陷扩散阻挡层的所述半导体衬底上顺序形成籽晶层和镀铜层。
6.根据权利要求5的方法，进一步包括在形成籽晶层之前形成粘附层。
7.根据权利要求2的方法，进一步包括利用其中蚀刻扩散阻挡层和形成籽晶层的工艺同时进行的i-PVD技术形成籽晶层。
8.根据权利要求7的方法，其中当蚀刻所述扩散阻挡层时，完全除去了在所述暴露的导电图案上的所述扩散阻挡层。
9.根据权利要求8的方法，进一步包括在具有所述籽晶层的所述半导体衬底上形成镀铜层。
10.根据权利要求2的方法，进一步包括利用其中蚀刻所述扩散阻挡层和形成所述粘附层的工艺同时进行的i-PVD技术形成粘附层。
11.根据权利要求10的方法，其中当蚀刻所述扩散阻挡层时，完全除去在所述暴露的导电图案上的所述扩散阻挡层。
12.根据权利要求11的方法，进一步包括在具有所述粘附层的所述半导体衬底上依次形成籽晶层和镀铜层。
13.根据权利要求1的方法，其中所述开口暴露了所述导电图案和所述绝缘层之间的界面，使得所述绝缘层的一部分设置在所述开口的底部。
14.根据权利要求13的方法，其中所述凹陷扩散阻挡层在设置于所述开口的底部的所述绝缘层上的厚度比在所述暴露的导电图案上的厚度更厚，且在所述开口的内侧壁上的厚度比设置在所述开口的底部的所述绝缘层上的厚度更厚。
15.根据权利要求14的方法，其中所述扩散阻挡层的所述蚀刻工艺是利用RIE技术或Ar等离子体蚀刻技术进行的。
16.根据权利要求15的方法，其中当蚀刻所述扩散阻挡层时，完全除去了在所述暴露的导电图案上的所述扩散阻挡层。
17.根据权利要求16的方法，进一步包括在具有所述凹陷扩散阻挡层的所述半导体衬底上依次形成籽晶层和镀铜层。
18.根据权利要求17的方法，进一步包括在形成籽晶层前形成粘附层。
19.根据权利要求14的方法，进一步包括利用其中蚀刻扩散阻挡层和形成籽晶层的工艺同时进行的i-PVD技术形成籽晶层。
20.根据权利要求19的方法，其中当蚀刻所述扩散阻挡层时，完全除去了在所述暴露的导电图案上的所述扩散阻挡层。
21.根据权利要求20的方法，进一步包括在具有所述籽晶层的所述半导体衬底上形成镀铜层。
22.根据权利要求14的方法，进一步包括利用其中蚀刻扩散阻挡层和形成粘附层的工艺同时进行的i-PVD技术形成粘附层。
23.根据权利要求22的方法，其中当蚀刻所述扩散阻挡层时，完全除去了在所述暴露的导电图案上的所述扩散阻挡层。
24.根据权利要求23的方法，进一步包括在具有所述粘附层的所述半导体衬底上依次形成籽晶层和镀铜层。
25.一种半导体器件，包括半导体衬底；设置在所述半导体衬底上的金属插塞；设置在所述金属插塞的顶部上的金属互连；位于所述金属插塞的侧壁处、并延伸和设置于所述金属互连和所述半导体衬底之间的第一绝缘层；在所述金属互连的侧壁处的第二绝缘层；和设置在所述金属互连和所述第二绝缘层之间、所述金属互连和所述第一绝缘层之间、以及所述金属互连和所述金属插塞之间的扩散阻挡层，其中介于所述金属互连和所述金属插塞之间的所述扩散阻挡层的厚度比介于所述金属互连和所述第一绝缘层之间的所述扩散阻挡层的厚度更小。
26.根据权利要求25的半导体器件，其中介于所述金属互连和所述第一绝缘层之间的所述扩散阻挡层的厚度比介于所述金属互连和所述第二绝缘层之间的所述扩散阻挡层的厚度更薄。
27.根据权利要求26的半导体器件，其中介于所述金属互连和所述金属插塞之间的所述扩散阻挡层是不连续的。
28.根据权利要求26的半导体器件，其中介于所述金属互连和所述金属插塞之间的所述扩散阻挡层是连续的。
29.一种半导体器件，包括半导体衬底；设置在所述半导体衬底上的金属插塞；设置在所述金属插塞的顶部上的金属互连；位于所述金属插塞的侧壁处、并延伸和设置在所述金属互连和所述半导体衬底之间的第一绝缘层；在所述金属互连的侧壁处的第二绝缘层；和设置在所述金属互连和所述第一绝缘层之间、及在所述金属互连和所述第二绝缘层之间的扩散阻挡层，其中介于所述金属互连和所述第一绝缘层之间的所述扩散阻挡层的厚度比介于所述金属互连和所述第二绝缘层之间的所述扩散阻挡层的厚度更小。
30.根据权利要求29的半导体器件，其中所述扩散阻挡层没有介于所述金属互连和所述金属插塞之间。
31.根据权利要求30的半导体器件，其中所述金属互连包括铜。
32.根据权利要求31的半导体器件，其中所述扩散阻挡层防止了铜原子从所述金属互连向所述第一绝缘层或所述第二绝缘层扩散。
33.一种半导体器件，包括半导体衬底；设置在所述半导体衬底上的下互连；在所述下互连的侧壁处的第一绝缘层；设置在所述下互连和所述第一绝缘层之间的界面上的金属插塞；在所述金属插塞的侧壁处的第二绝缘层；和设置在所述金属插塞和所述第二绝缘层之间、所述金属插塞和所述第一绝缘层之间及所述金属插塞和所述下互连之间的扩散阻挡层，其中介于所述金属插塞和所述下互连之间的所述扩散阻挡层的厚度比介于所述金属插塞和所述第一绝缘层之间的所述扩散阻挡层的厚度更小。
34.根据权利要求33的半导体器件，其中介于所述金属插塞和所述第一绝缘层之间的所述扩散阻挡层的厚度比介于所述金属插塞和所述第二绝缘层之间的所述扩散阻挡层的厚度更薄。
35.根据权利要求34的半导体器件，其中介于所述金属插塞和所述下互连之间的所述扩散阻挡层是不连续的。
36.根据权利要求34的半导体器件，其中介于所述金属插塞和所述下互连之间的所述扩散阻挡层是连续的。
37.一种半导体器件，包括半导体衬底；设置在所述半导体衬底上的下互连；位于所述下互连的侧壁处的第一绝缘层；设置在所述下互连和所述第一绝缘层之间的界面上的金属插塞；在所述金属插塞的侧壁处的第二绝缘层；和设置在所述金属插塞和所述第二绝缘层之间、和所述金属插塞和所述第一绝缘层之间的扩散阻挡层，其中介于所述金属插塞和所述第一绝缘层之间的所述扩散阻挡层的厚度比介于所述金属插塞和所述第二绝缘层之间的所述扩散阻挡层的厚度更小。
38.根据权利要求37的半导体器件，其中所述扩散阻挡层没有介于所述下互连和所述金属插塞之间。
39.根据权利要求38的半导体器件，其中所述金属插塞包括铜。
40.根据权利要求39的半导体器件，其中所述扩散阻挡层防止了铜原子从所述金属插塞向所述第一绝缘层或所述第二绝缘层扩散。
全文摘要
公开了一种通过选择性地形成扩散阻挡层来制造半导体器件的方法，和由此制造的半导体器件。在该制造方法中，在半导体衬底上形成了导电图案和覆盖导电图案的绝缘层。构图绝缘层从而形成用于暴露导电图案的至少一部分的开口。然后，利用选择性沉积技术在具有开口的半导体衬底上形成扩散阻挡层。扩散阻挡层在暴露的导电图案上形成的厚度比在暴露于开口内部的绝缘层上的扩散阻挡层的厚度更薄。然后，蚀刻扩散阻挡层，由此形成凹陷(recessed)扩散阻挡层。按照这种方式，防止了金属原子从填充开口的金属插塞或金属互连向绝缘层扩散。
文档编号H01L21/4763GK1674251SQ20051005420
公开日2005年9月28日 申请日期2005年1月12日 优先权日2004年1月12日
发明者徐凤锡, 朴基澈, 崔承万, 金一龙 申请人:三星电子株式会社