专利名称：半导体元件的制造方法以及插塞的制造方法
技术领域：
本发明涉及一种半导体工艺方法，特别是涉及一种适用于半导体元件工艺的内连线制造方法。
背景技术：
随着集成电路的集成度越来越高，半导体元件朝向缩小化的发展，因此必须缩小组成元件的尺寸，例如导线宽度、栅极尺寸以及插塞大小，以增进其集成度。然而，随着组成元件的缩小化，也大大提高工艺上的困难度，以及提高对于尺寸精准化的要求。
现有利用光刻与蚀刻工艺，在介电层中，于存储元件(例如是闪存)或是内连线(例如是导线)的上方形成裸露出源极/漏极区或是栅极的一接触窗开口，或是裸露出内连线上表面的一介层窗开口，由于元件集成度的提高，以及元件尺寸越来越小，当光刻工艺出现对准上的问题时，此一形成开口的步骤(光刻与蚀刻工艺)很容易发生误差，而使得所开启的开口连带裸露出，与预定裸露的源极/漏极区域、栅极或是内连线，相邻的其它组成元件表面。
请参照图1，其所绘示为现有于沟槽式闪存上方形成一裸露栅极的接触窗开口以及一裸露漏极区域的接触窗开口的剖面简图。现有形成接触窗开口以分别裸露沟槽式闪存的漏极区域与栅极的方法包括，于具有一沟槽式栅极结构102的基底100上方，依序形成覆盖沟槽式栅极结构102的一栅极介电层104，于沟槽式栅极结构102的侧壁上的栅极介电层104与基底100上方形成一选择栅极106，并在选择栅极的侧壁形成间隙壁108。随之在沟槽式栅极结构102与选择栅极106的两侧的基底100中，形成漏极区域110。之后于基底100上方形成一介电层112，随之，于进行一光刻蚀刻工艺，于介电层112中，形成裸露漏极110的一接触窗开口114，以及裸露沟槽式栅极102的一接触窗开口116。
如图1所示，由于元件尺寸缩小化，当光刻工艺发生对不准问题，或是对准精确度不足时，所开启的接触窗开口114与116，除了裸露出预定裸露的沟槽式栅极结构表面与漏极区域表面，还会裸露出部分相邻的选择栅极106表面106a。如此一来，在后续于接触窗开口114与116中形成接触窗插塞时，所形成的接触窗插塞将会与裸露的选择栅极106不正常电连接，造成元件有漏电流甚至不正常电性表现。
发明内容
本发明的目的就是在提供一种半导体元件的制造方法，使得不预定与上层导电结构形成电连接的导电元件的高度，低于预定与上层导电结构形成电连接的导电元件。如此一来，可以避免后续形成的插塞与不预定与上层导电结构形成电连接的导电元件形成不正常导通，而有漏电流或是电性表现异常的问题。
本发明提出一种半导体元件的制造方法，此方法包括提供一基底，其上已形成有一第一导电结构，且在第一导电结构上以形成有一第一介电层。于覆盖有第一介电层的第一导电结构的侧壁上形成一第二导电结构与一间隙壁，其中第二导电结构位于间隙壁与第一导电结构之间以及间隙壁与基底之间。移除裸露的部分第二导电结构，使第二导电结构的一上表面相对于第一导电结构的一上表面为低，以于间隙壁与第一导电结构之间形成一第一凹陷，并使间隙壁与基底之间的该第二导电结构向第一导电结构的侧壁方向内缩，而形成一第二凹陷。于基底上方形成一第二介电层，并填满第一凹陷与第二凹陷。于第二介电层中形成一介层窗开口，以裸露第一导电结构的上表面。于该介层窗开口中形成一插塞。
依照本发明的优选实施例所述的半导体元件的制造方法，其中移除部分该第二导电结构的方法包括一湿式蚀刻工艺，而该湿式蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液，且氨水、过氧化氢与水的组成比例约为1～5∶1∶100～500，且氨水-过氧化氢溶液的温度例如是70～90℃。此外，形成第二导电结构的材料具有与第一介电层、间隙壁的材料不同的蚀刻选择性。另外，该第二导电结构的材料包括多晶硅、硅化金属或多晶硅/钨化硅。
本发明提出一种在沟槽式闪存工艺中接触窗插塞的制造方法，其适用于具有一沟槽式闪存的一基底，沟槽式闪存包括位于基底中的一源极/漏极区、位于基底中并且突出于基底一表面的一沟槽式栅极结构、覆盖沟槽式栅极结构的一栅极介电层、位于覆盖有栅极介电层的沟槽式栅极结构的侧壁上的一选择栅极与一间隙壁，其中选择栅极位于间隙壁与沟槽式栅极结构之间以及间隙壁与基底之间，方法包括移除裸露的部分选择栅极，使选择栅极的一上表面相对低于沟槽式栅极结构的一上表面，以于间隙壁与沟槽式栅极结构之间形成一第一凹陷，并且位于间隙壁与基底的选择栅极向沟槽式栅极结构的侧壁方向内缩，而形成一第二凹陷。于基底上方，形成一介电层，并覆盖沟槽式闪存并填满第一凹陷与该第二凹陷。于介电层中，形成一第一接触窗开口与一第二接触窗开口，其中第一接触窗开口裸露源极/漏极区域，而第二接触窗开口裸露沟槽式栅极结构的上表面。于第一接触窗开口与第二接触窗开口中，分别形成一第一接触窗插塞与一第二接触窗插塞。
依照本发明的优选实施例所述的插塞的制造方法，其中移除部分该选择栅极的方法包括一湿式蚀刻工艺，而该湿式蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液，且氨水、过氧化氢与水的组成比例约为1～5∶1∶1 00～500，且氨水-过氧化氢溶液的温度例如是70～90℃。此外形成选择栅极的材料具有与栅极介电层、间隙壁的材料的不同的蚀刻选择性。另外该选择栅极的材料包括多晶硅、硅化金属或多晶硅/钨化硅。
本发明提出一种插塞的制造方法，其适用于一基底，其上形成有一第一导电结构与一第一介电层，介电层覆盖该第一导电结构，此方法包括于第一导电结构旁的基底上方，形成一第二导电结构。缩小化第二导电结构，使第二导电结构的一上表面相对低于该第一导电结构的一上表面。于该基底上方形成一第二介电层，并覆盖第一导电层结构与第二导电结构。于第二介电层中，形成所需的介层窗开口，并形成一介层窗插塞。
依照本发明的优选实施例所述的插塞的制造方法，其中缩小化第二导电结构的方法包括一湿式蚀刻工艺，且湿式蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液，且氨水、过氧化氢与水的组成比例约为1～5∶1∶100～500。此外，形成第二导电结构的材料具有与介电层的材料不同的蚀刻选择性。另外，该第二导电结构的材料包括多晶硅、硅化金属或多晶硅/钨化硅。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
图1所绘示为现有于沟槽式闪存上方形成一裸露栅极的接触窗开口以及一裸露漏极区域的接触窗开口的剖面简图。
图2A至图2D绘示为根据本发明一优选实施例的一插塞的制造方法剖面图，其于介电层中形成，并与沟槽式闪存的组成元件形成电连接。
图3A至图3D绘示为根据本发明一优选实施例的一插塞的制造方法剖面图，其于介电层中形成，并下层导电结构形成电连接。
简单符号说明100、300、400基底102、302沟槽式栅极结构104、304栅极介电层106、306a、306b选择栅极106a选择栅极的表面108、308、308a、408、408a间隙壁110、310漏极区域112、311、312、404、411、412介电层114、116、314、316接触窗开口424开口306、406导电层307a、307b、407a、407b凹陷326、328接触窗插塞420、406a、406b导电结构426插塞具体实施方式
第一实施例根据本发明，提供一优选实施例，应用本发明的插塞制造方法于沟槽式闪存的工艺中。然而本发明并不限于仅使用于沟槽式闪存的工艺中。只要是在介电层中，形成与下方相邻元件之一的电连接的一插塞，都可应用本发明的方法。
图2A至图2D绘示为根据本发明一优选实施例的一插塞的制造方法剖面图，其于介电层中形成，并与沟槽式闪存的组成元件形成电连接。
请参照图2A，提供具有一沟槽式栅极结构302的一基底300，其中，沟槽式栅极结构302可以包含穿隧氧化层(未绘示)、浮置栅极(未绘示)、栅间介电层(未绘示)以及控制栅极。接着，于基底300上方形成栅极介电层304并覆盖沟槽式栅极结构302，其中栅极介电层304的材料例如是氧化硅。继之，于栅极介电层304上形成一导体层306，此导体层306的材料例如是多晶硅或是硅化金属(silicide)，优选的是多晶硅/钨化硅(polysilicon/silicontungsten)。之后，于导体层306上方，形成一绝缘层(未绘示)，接着移除部分绝缘层，以在导体层306的侧壁上形成一间隙壁308。此间隙壁308的材料例如是氮化硅。值得注意的是，形成间隙壁308的材料与形成栅极介电层304的材料，相对于形成导体层306的材料，在蚀刻比上，具有明显的差异。
请参照图2B，移除部分导体层306与部分间隙壁308，以裸露位于沟槽式栅极结构302上方以及部分基底300上方的栅极介电层304，并形成选择栅极306a与间隙壁308a。也就是，选择栅极306a位于间隙壁308a与沟槽式栅极结构302之间，以及间隙壁308a与基底300之间。其中，移除部分导体层306与部分间隙壁308的方法包括进行一各向异性蚀刻步骤。
请参照图2C，进行一蚀刻工艺，以移除部分选择栅极306a，形成相对于间隙壁308a以及沟槽式栅极302上表面而言，高度较低的选择栅极306b。同时，相对于间隙壁308a而言，位于间隙壁308a下方的选择栅极306b，朝向沟槽式栅极结构302的侧壁的方向内缩。也就是，选择栅极306b的一上表面相对低于沟槽式栅极结构302的一上表面，以于间隙壁308a与沟槽式栅极结构302之间形成一凹陷307a，并且位于间隙壁308a与基底300的选择栅极306b向沟槽式栅极结构302的侧壁方向内缩，而形成一凹陷307b。其中，进行此蚀刻步骤包括以氨水-过氧化氢溶液，进行一各向同性的湿式蚀刻工艺，其中氨水-过氧化氢溶液的氨水、过氧化氢与水的组成比例约为1～5∶1∶100～500，且氨水-过氧化氢溶液的温度优选为介于70～90℃之间。值得注意的是，在此处移除部分选择栅极306a的方法，利用一蚀刻方法，其对于形成选择栅极306b的材料(也就是形成导电层306的材料)具有较大的蚀刻选择比，因此可以选择性的移除部分选择栅极306a，以形成选择栅极306b，而不会影响到间隙壁308a与裸露的栅极介电层304。
接着，于沟槽式栅极结构302、选择栅极306b与间隙壁308a两侧的基底300中，形成漏极区域310。之后，于基底300上方，形成介电层311，并填满凹陷307a与307b。此介电层311的材料例如是氮化硅。接着，于介电层311上形成一介电层312。
请参照图2D，依序进行一平坦化工艺、光刻与蚀刻工艺，以在介电层312与311中形成接触窗口314与316。其中接触窗口314裸露出漏极区域310的表面，而接触窗口裸露出沟槽式栅极302的上表面。之后，于接触窗开口314与316中，形成分别与沟槽式栅极结构302以及漏极区域310电连接的接触窗插塞328与326。
在本发明的实施例中，栅极介电层304的材料例如是氧化硅，介电层311的材料例如是氮化硅，介电层312的材料例如是氧化硅。在形成接触窗口316时，例如是先以介电层311为蚀刻终止层，移除部分的介电层312；接着再以栅介电层304为蚀刻终止层，移除部分介电层311；之后移除部分栅极介电层304而暴露出沟槽式栅极结构302。对于相邻的选择栅极306b与沟槽式栅极结构302，选择栅极306b的高度相对较低，因此在开启接触窗开口316以裸露出沟槽式栅极结构302上表面时，即使光刻工艺发生对不准的问题，造成接触窗开口位置偏移，所开启的接触窗开口316也不会裸露出与沟槽式栅极结构302相邻的选择栅极306b。
同样的，由于相对于间隙壁308a，选择栅极306b朝向沟槽式栅极结构302的侧壁的方向内缩，因此在在开启接触窗开口314以裸露出漏极区域310上表面时，即使光刻工艺发生对不准的问题，造成接触窗开口位置偏移，所开启的接触窗开口314也不会裸露出与漏极区域310相邻的选择栅极306b。如此一来，后续于接触窗开口314与316中形成的接触窗插塞326与328，也不会与非预期电连接的组成元件(例如此实施例中的选择栅极306b)，形成不正常的电连接。因此可以解决现有，元件集成度提高，光刻工艺发生对不准或是对准精确度不足时，因为不正常电连接相邻组成元件所造成的漏电流或是电性表现异常的问题。此外，在沟槽式闪存中，可以提高选择栅极与沟槽式栅极结构间的绝缘能力。
在上述实施例中，插塞326的形成方法，也可以采用自行对准接触窗工艺来形成之。
第二实施例根据本发明，提供一优选实施例，应用本发明的插塞制造方法于内连线工艺中。然而本发明并不限于仅使用于内连线工艺。只要是在介电层中，形成与下方相邻元件之一的电连接的一插塞，都可应用本发明的方法。
图3A至图3D绘示为根据本发明一优选实施例的一双金属镶嵌插塞的制造方法剖面图，其于介电层中形成，并下层导电结构形成电连接。
请参照图3A，提供具有一导电结构420的一基底400。接着，于基底400上方形成一介电层404并覆盖导电结构420，其中介电层404的材料例如是氧化硅。继之，于介电层404上形成一导体层406，此导体层406的材料例如是多晶硅或是硅化金属(silicide)，优选的是多晶硅/钨化硅(polysilicon/silicon tungsten)。之后，于导体层406上方，形成一绝缘层(未绘示)，接着移除部分绝缘层，以在导体层406的侧壁上形成一间隙壁408。此间隙壁408的材料例如是氮化硅。值得注意的是，形成间隙壁408的材料与形成介电层404的材料，相对于形成导体层406的材料，在蚀刻比上，具有明显的差异。
请参照图3B，移除部分导体层406与部分间隙壁408，以裸露位于导电结构420上方以及部分基底400上方的介电层404，并形成导电结构406a与间隙壁408a。也就是，导电结构406a位于间隙壁408a与导电结构420之间以及间隙壁408a与基底400之间。其中，移除部分导体层406与部分间隙壁408的方法包括进行一各向异性蚀刻步骤。
请参照图3C，进行一蚀刻工艺，以移除部分导体结构406a，形成相对于间隙壁408a以及导电结构420上表面而言，高度较低的导电结构406b。同时，相对于间隙壁408a而言，位于间隙壁408a下方的导电结构406b，向导电结构420的侧壁的方向内缩。也就是，导电结构406b的一上表面相对于导电结构420的一上表面为低，以于间隙壁408a与导电结构420之间形成一凹陷407a，并使间隙壁408a与基底400之间的导电结构406b向导电结构420的侧壁方向内缩，而形成一凹陷407b。其中，进行此蚀刻步骤例如以氨水-过氧化氢溶液，进行一各向同性的湿式蚀刻工艺，其中氨水-过氧化氢溶液的氨水、过氧化氢与水的组成比例约为1～5∶1∶100～500，且氨水-过氧化氢溶液的温度优选为介于70～90℃之间，优选是85℃。值得注意的是，在此处移除部分导电结构406a的方法，利用一蚀刻方法，其对于形成导电结构406b的材料(也就是形成导电层406的材料)具有较大的蚀刻选择比，因此可以选择性的移除部分导电结构406a，以形成导电结构406b，而不会影响到间隙壁408a与裸露的介电层404。
接着，于基底400上方，形成介电层411，且填满凹陷407a与407b。此介电层411的材料例如是氮化硅。接着，于介电层411上形成一介电层412。
请参照图3D，在介电层412与411中形成开口424。其中开口424裸露出导电结构420的表面。之后，于开口424中，形成与导电结构420电连接的插塞426。
在本发明的实施例中，介电层404的材料例如是氧化硅，介电层411的材料例如是氮化硅，介电层412的材料例如是氧化硅。在形成开口424时，例如是先以介电层411为蚀刻终止层，移除部分的介电层412；接着再以介电层404为蚀刻终止层，移除部分介电层411；之后移除部分介电层404而暴露出导电结构420。对于相邻的导电结构406b与导电结构420，导电结构406b的高度相对较低，因此在开启开口424以裸露出导电结构420上表面时，即使光刻工艺发生对不准的问题，造成接触窗开口位置偏移，所开启的开口424也不会裸露出与导电结构420相邻的另一导电结构406b。如此一来，后续于开口424中形成的插塞426，也不会与非预期电连接的组成元件(例如此实施例中的导电结构406b)，形成不正常的电连接。因此可以解决现有，元件集成度提高，光刻工艺发生对不准或是对准精确度不足时，因为不正常电连接相邻组成元件所造成的漏电流或是电性表现异常的问题。
综上所述，在本发明至少具有下列优点1)本发明的插塞制造方法于沟槽式闪存工艺中，利用选择栅极的材料与间隙壁和栅极介电层的材料，具有蚀刻选择比明显的差异的特性，移除部分选择栅极，使形成的选择栅极的高度相较于沟槽式栅极结构为低，而且相对于间隙壁，选择栅极向沟槽式栅极结构侧壁的方向内缩，因此即使当后续的光刻工艺发生对不准或是对准精确度不足时，开启的接触窗开口偏移，也不会裸露出非预期形成电连接的组成元件。所以可解决因为不正常导通所造成的漏电流或是异常电性表现的问题，同时也提高选择栅极与沟槽式栅极结构间的绝缘能力。
2)本发明的插塞制造方法于内连线工艺中，利用导电结构的材料与介电层和间隙壁的材料，具有蚀刻选择性明显差异的特性，移除部分导电结构，使形成的导电结构的高度相较于预定形成电连接的导电结构为低，而且相对于间隙壁，导电结构向预定形成电连接的导电结构的侧壁的方向内缩，因此即使当后续的光刻工艺发生对不准或是对准精确度不足时，开启的介层窗开口偏移，也不会裸露出非预期形成电连接的组成元件。所以可解决因为不正常导通所造成的漏电流或是异常电性表现的问题。
3)本发明的插塞制造方法中，利用导电材料与介电材料之间，蚀刻选择性明显差异的特性，选择的蚀刻方法对于导电材料具有较大的蚀刻选择比，因此可以使得不预定与上层导电结构形成电连接的导电元件的高度，低于预定与上层导电结构形成电连接的导电元件。如此一来，当后续于介电层中形成介层窗或是接触窗开口，也不会一并裸露出预定与上层导电结构形成电连接的导电元件相邻的其它不预定与上层导电结构形成电连接的导电元件。因此可以避免后续形成的插塞与不预定与上层导电结构形成电连接的导电元件形成不正常导通，而有漏电流或是电性表现异常的问题。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种半导体元件的制造方法，包括于一基底上形成一第一导电结构；于该第一导电结构上形成一第一介电层；于覆盖有该第一介电层的该第一导电结构以及该基底上形成一第二导电结构；于该第二导电结构上并且于该第一导电结构两侧形成一间隙壁；移除部分该第二导电结构，使该第二导电结构的一上表面相对于该第一导电结构的一上表面为低，以于该间隙壁与该第一导电结构之间形成一第一凹陷，并使该间隙壁与该基底之间的该第二导电结构向该第一导电结构的侧壁方向内缩，而形成一第二凹陷；形成一第二介电层覆盖于该第二导电结构，并填满该第一凹陷与该第二凹陷；以及于该第二介电层中形成一插塞。
2.如权利要求1所述的半导体元件的制造方法，其中移除部分该第二导电结构的步骤包括使用一各向同性蚀刻工艺。
3.如权利要求2所述的半导体元件的制造方法，其中该各向同性蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液。
4.如权利要求3所述的半导体元件的制造方法，其中氨水-过氧化氢溶液中，氨水、过氧化氢与水的组成比例为1～5∶1∶100～500。
5.如权利要求3所述的半导体元件的制造方法，其中氨水-过氧化氢溶液的温度包括70～90℃。
6.如权利要求1所述的半导体元件的制造方法，其中该第二导电结构的材料包括多晶硅、硅化金属或多晶硅/钨化硅。
7.一种半导体元件的制造方法，包括提供一基底，该基底上已形成有一沟槽式闪存，其中该沟槽式闪存包括一沟槽式栅极结构，位于该基底中并且突出于该基底一表面；一栅极介电层，覆盖该沟槽式栅极结构；一间隙壁，位于覆盖有该栅极介电层的该沟槽式栅极结构的侧壁上；以一选择栅极，位于该间隙壁与该沟槽式栅极结构之间以及该间隙壁与该基底之间；移除裸露的部分该选择栅极，使该选择栅极的一上表面相对低于该沟槽式栅极结构的一上表面，以于该间隙壁与该沟槽式栅极结构之间形成一第一凹陷，并且位于该间隙壁与该基底的该选择栅极向该沟槽式栅极结构的侧壁方向内缩，而形成一第二凹陷；以及于该基底上方，形成一介电层，该介电层覆盖该沟槽式闪存并填满该第一凹陷与该第二凹陷。
8.如权利要求7所述的半导体元件的制造方法还包括于该介电层中，形成一第一接触窗开口，其中该第一接触窗开口裸露该源极/漏极区域；以及于该第一接触窗开口中，形成一第一接触窗插塞。
9.如权利要求8所述的半导体元件的制造方法，还包括于该介电层中，形成一第二接触窗开口，其中该第二接触窗开口裸露该沟槽式栅极结构的该上表面；以及于该第二接触窗开口中，形成一第二接触窗插塞。
10.如权利要求7所述的半导体元件的制造方法，其中移除部分该选择栅极的方法包括一各向同性蚀刻工艺。
11.如权利要求10所述的半导体元件的制造方法，其中该湿式蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液。
12.如权利要求11所述的半导体元件的制造方法，其中氨水-过氧化氢溶液中，氨水、过氧化氢与水的组成比例为1～5∶1∶100～500。
13.如权利要求11所述的半导体元件的制造方法，其中氨水-过氧化氢溶液的温度包括70～90℃。
14.如权利要求8所述的半导体元件的制造方法，其中该选择栅极的材料包括多晶硅、硅化金属或多晶硅/钨化硅。
15.一种插塞的制造方法，其适用于一基底，该基底上形成有一第一导电结构与一第一介电层，该第一介电层覆盖该第一导电结构，该方法包括于该第一导电结构旁的该基底上方，形成一第二导电结构；缩小化该第二导电结构，使该第二导电结构的一上表面相对低于该第一导电结构的一上表面；于该基底上方形成一第二介电层，该第二介电层覆盖该第一导电层结构与该第二导电结构；于该第二介电层中，形成一介层窗开口；以及于该介层窗开口中，形成一介层窗插塞。
16.如权利要求15所述的插塞的制造方法，其中缩小化该第二导电结构的方法包括一湿式蚀刻工艺。
17.如权利要求16所述的插塞的制造方法，其中该湿式蚀刻工艺包括以氨水-过氧化氢溶液为蚀刻液。
18.如权利要求17所述的插塞的制造方法，其中氨水-过氧化氢溶液中，氨水、过氧化氢与水的组成比例为1～5∶1∶100～500。
19.如权利要求17所述的插塞的制造方法，其中氨水-过氧化氢溶液氨水-过氧化氢溶液的温度包括70～90℃。
20.如权利要求15所述的插塞的制造方法，其中该介层窗开口裸露出该第一导电结构的该上表面。
全文摘要
一种半导体元件的制造方法，其适用于一基底，基底上形成有一第一导电结构与一第一介电层，第一介电层覆盖第一导电结构。此方法叙述如下首先于第一导电结构旁的基底上方，形成一第二导电结构。之后，缩小化第二导电结构，使第二导电结构的一上表面相对低于第一导电结构的一上表面。接着于基底上方形成一第二介电层，第二介电层覆盖第一导电层结构与第二导电结构。继之于第二介电层中，形成一介层窗开口，介层窗开口裸露出第一导电结构的上表面。最后于介层窗开口中，形成一介层窗插塞。
文档编号H01L21/02GK1855422SQ20051006559
公开日2006年11月1日 申请日期2005年4月18日 优先权日2005年4月18日
发明者黄明山, 王炳尧, 陈大川 申请人:力晶半导体股份有限公司