专利名称：双栅极鳍型场效应晶体管增益单元及其制造方法
技术领域：
本发明总的来说涉及半导体结构和器件及其制造方法，更具体而言，涉及存储增益单元(memory gain cell)和存储电路以及该存储增益单元的制造方法。
背景技术：
随机存取存储(RAM)器件允许在存储单元上执行读和写操作从而操作和存取所存储的二进制数据或二进制操作状态。示例性的RAM器件包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。通常，高二进制操作状态(即高逻辑电平)近似等于电源电压而低二进制操作状态(即低逻辑电平)近似等于参考电压，一般为地电压。SRAM存储单元被设计为保持所存储的二进制操作状态直至所保持的值被新的值改写或直至电源断开。相反，DRAM存储单元丢失所存储的二进制操作状态，除非其通过感测所保持的值并将所保持的值回写到DRAM单元、由此使DRAM存储单元恢复到其初始状态而被每数毫秒地周期性刷新。尽管受到以上限制，但由DRAM存储单元所组成的存储电路相对于基于SRAM存储单元的存储电路，在许多应用中受到偏爱，因为其可观的更大的可达到的单元密度以及所需的低功耗。
每个SRAM存储单元所需的面积对于确定SRAM存储电路的数据存储电容起作用。这个面积是构成每个存储单元的元件的数目和每个元件的特征尺寸(feature size)的函数。传统的SRAM存储单元由四至六个晶体管所构成，其具有四个交叉耦合的晶体管或两个晶体管和两个电阻，以及两个单元存取晶体管。与每个SRAM存储单元所需的多个晶体管相反，可以用用于保持电荷的单个电容和用于存取作为电荷存储在电容中的保持值的单个晶体管，来制造DRAM存储单元。随着源于光刻技术进步的特征尺寸的缩小，可以改善绝对的SRAM单元尺寸。然而，SRAM单元尺寸的进一步降低可能需要对于基本单元结构的更根本的改变。尽管其相对于DRAM单元的优点，但传统的SRAM单元制造起来昂贵且消耗衬底表面的较大面积，这限制了单元密度。
增益单元的操作与SRAM单元和DRAM单元的操作形成对照。在传统的增益单元中，存储电容所保持的电荷用作栅极，其调整通过远端存取电路在感测源极线(sense source line)和感测漏极线(sense drain line)上所感测到的电流。与DRAM单元类似，增益单元的保持值必须被周期性地刷新。尽管增益单元没有DRAM单元紧凑，但增益单元比DRAM单元操作更快。尽管增益单元比SRAM单元操作慢，但增益单元比SRAM单元更加紧凑。因此，增益单元是诸如片上高速缓冲存储器的应用的合适候选者。
因此，所需的是这样的存储电路，其中每个增益单元比传统的SRAM单元消耗更小的每单元面积，包含了存储电容以作为存储器件，并且对于简化的存取需要起重要作用。
发明内容
根据本发明的原理，存储增益单元包括了能够保持所存储的电荷的存储器件、写器件和读器件。所述读器件包括半导体材料的鳍，在所述鳍的侧面并与所述鳍通过栅极电介质电隔离的第一栅电极和第二栅电极，以及形成在与所述第一和第二栅电极相邻的鳍中的源极和漏极。所述第一栅电极与所述存储器件电耦合。所述第一和第二栅电极是可操作的，用于门控(gating)限定在所述源极和所述漏极之间的所述鳍的区域，由此调节从源极流向漏极的电流。当所述鳍的所述区域在读操作期间被门控时，所述电流依赖于由存储器件所存储的电荷。与所述存储器件电耦合的写器件适用于对所述存储器件充电和放电，以定义被存储的电荷。
在本发明的另一方面中，制造用于增益单元的结构的方法包括在界定于半导体材料的有源层中的鳍的侧面形成第一栅电极和第二栅电极，以及在与所述第一和第二栅电极相邻的所述鳍中形成第一和第二源极/漏极区。该方法还包括形成第一和第二电容极板，所述第一和第二电容极板以与所述鳍和所述第一栅电极基本垂直的关系设置，其中所述第一电容极板与所述第一栅电极电耦合。所述第一和第二电容极板彼此电隔离。该方法还可包括形成与所述第一电容极板耦合的写器件，用于对所述第一极板充电和放电从而定义被存储的电荷。
包括在说明书中并构成其一部分的附图，与以上给出的对本发明的概括描述以及以下将给出的对实施例的详细描述一起，用于说明本发明的原理。
图1A是衬底的一部分的概略顶视图；图1B是沿图1A的线1B-1B所得到的剖面图；图2A-16A和2B-16B是分别与图1A和1B相对应的根据本发明实施例的顺序制造阶段；图17A-31A和图17B-31B是分别与图1A和1B相对应的根据本发明可选择的实施例的顺序制造阶段。
具体实施例方式
参照图1A和1B，一般用附图标记10表示的绝缘体上半导体(SOI)衬底包括通过绝缘层16(例如掩埋氧化物(buried oxide))与处理晶片14垂直隔开的硅(或者另一合适的半导体材料)的有源层12。绝缘层16将有源层12与通常为硅的处理晶片14电隔离。可以通过任何标准技术、如晶片键合或通过注入氧的分离(SIMOX)技术，来制造SOI衬底10。在本发明的示例性实施例中，可以用n型掺杂剂初始掺杂构成有源层12的硅使其变成n型或者用p型掺杂剂掺杂使其变成p型。处理晶片14可以由任何适合的半导体材料形成，包括但不限于硅和多晶硅。构成绝缘层16的电介质材料通常为二氧化硅(SiO2)，其厚度在约50纳米至约150纳米的范围内，但不限于此。有源层12可以薄至约10纳米或更小，通常在约20纳米至约150纳米的范围内。在图1B中处理晶片14的厚度并未按比例表示。
有源层12覆盖有硬掩模材料层17，如垫氮化物(pad nitride)，从而提供自对准上部氧化阻挡和抛光终止物，使得允许使用侵蚀性的干蚀刻工艺、如等离子体蚀刻。为此，在有源层12的上方涂敷硬掩模材料的共形毯(conformal blanket)，其可以为10纳米至150纳米的氮化硅(Si3N4)。尽管未示出，但适当的电介质材料、如SiO2的隔离区包围图1A和1B中可见的有源层12的部分。
此处提到如“垂直”、“水平”等的术语，是以实例的方式，而并非限制的方式，从而建立一个参考架构。此处所使用的术语“水平”定义为平行于常规平面或SOI衬底10的表面的平面，而不管取向。术语“垂直”指的是与前面定义的水平相垂直的方向。如“上”、“之上”、“下面”、“侧”(如在“侧壁”中)、“更高”、“更低”、“上方”、“之下”和“下”的术语，均相对于水平面而定义。应理解的是，在不偏离本发明的主旨和范围的前提下，也可以采用各种其他的参考架构。
参照图2A和2B，其中与图1A和1B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过标准的光刻和蚀刻工艺构图有源层12和层17，从而限定用于构建读器件37(图6A和6B)的硅鳍18，以及来自于有源层12并将用于构建写器件44(图10A和10B)的衬底的硅本体20。分别用代表层17的残余物的盖层17a、17b来覆盖硅鳍18和硅本体20。选择蚀刻工艺的化学物质从而使其停止在绝缘层16的水平面处。在硅鳍18的垂直侧壁上形成栅极电介质22。栅极电介质22可以包括从干氧环境或蒸汽生长的氧化物(即SiO2)或者SiO2的淀积层。可选择地，可以从许多备选高介电常数(高k)材料中的任何一种形成栅极电介质22，所述高介电常数材料包括但不限于Si3N4、氮氧化硅(SiOxNy)、SiO2和Si3N4的栅极电介质叠层、以及如Ta2O5的金属氧化物，正如本领域普通技术人员所共知的那样。可以通过将栅极电介质22形成到硅本体20的垂直侧壁的工艺来涂敷介电层23。
参照图3A和3B，其中与图2A和2B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，用抗蚀剂层24来掩蔽硅鳍18。使用蚀刻工艺去除作为栅极电介质22的形成工艺的人工产物而形成的任何介电层23(图2A和2B)。
参照图4A和4B，其中与图3A和3B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，在完成去除介电层23(图2A和2B)的蚀刻工艺之后，剥离抗蚀剂层24。淀积栅极导体层26，以用于填充包围硅鳍18和硅本体20的沟槽以及相邻的硅鳍和区域(未示出)之间的其他沟槽。栅极导体层26可以是任何适合的导电材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的组合、以及淀积为掺杂层的多晶硅-锗。在本发明的某些可选择的实施例中，栅极导体层26可以由一种或多种金属形成，如钨、钛、钽、钼或镍，或者由金属硅化物或金属氮化物形成，其使用物理气相淀积、化学气相淀积或本领域中所共知的任何其他技术所淀积。
层26被抛光并使用各向异性蚀刻工艺使其垂直凹进。用通过化学气相淀积(CVD)而共形淀积的如SiO2的合适的电介质材料层28，来覆盖凹进层26。依据作为抛光停止物的盖层17a、b的上部水平表面，通过化学机械抛光(CMP)或任何其他适合的平坦化技术，使层28被抛光变平并且平坦化。
参照图5A和5B，其中与图4A和4B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过常规工艺形成图案化的抗蚀剂层30。使用对于共同界定掩蔽区域的抗蚀剂层30和形成盖层17b的材料有选择性的蚀刻工艺，来选择性地去除非掩蔽区域中的层26和28，由此转印图案化的抗蚀剂层30中的特征图案(feature)。绝缘层16用作所述蚀刻工艺的蚀刻停止物，所述蚀刻工艺对于层16也有选择性。如本领域技术人员所共知的那样，蚀刻停止物是插入层，其被设计为防止蚀刻剂进入下面的层或覆层。蚀刻停止物的特征在于，比起相邻层或者将通过蚀刻工艺被去除的层，其对于选择性蚀刻工艺具有非常大的蚀刻抵抗性。栅极导体层26的残余部分界定了栅电极27和29，其形成为与栅极电介质22相邻并毗邻硅鳍18的相对的垂直侧壁。栅极电介质22将栅电极27和29与硅鳍18电隔离。
参照图6A和6B，其中与图5A和5B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，剥离抗蚀剂层30并且大体上在硅本体20和绝缘层16的周围部分上方涂覆另一图案化的抗蚀剂层32。通过掺杂杂质，如n型或p型杂质，在硅鳍18的相对端部中界定源极/漏极区34和36。使用已发展为形成源极/漏极区34、36并为特定性能需求而修整的各种方法中的任何一种，可以完成源极/漏极区34和36的界定。例如，可以通过如图6A中的箭头35所概略性表示的倾斜离子注入来形成源极/漏极区34和36，该倾斜离子注入在没有被层28和栅电极27和29掩蔽的硅鳍18的相对端部区域，通过栅极电介质22，以1keV至100keV的注入能量，注入通常在约5×1014atoms/cm2或更大量级的离子剂量的适合的n型或p型杂质。抗蚀剂层32用作硅本体20的注入掩模。源极/漏极区34和36每个都具有分别与栅电极27和29的相对侧边缘之一自对准的结。此处所使用的短语“源极/漏极区”描述的是可以用作源极或者漏极的区域，取决于其连接到源电压还是漏电压。
在注入期间被屏蔽的位于源极/漏极区34和36之间的硅鳍18的一部分界定了沟道，所述沟道具有通过施加到栅电极27和29上且通过栅极电介质22容性耦合的电压所调节的电阻率。该双栅极鳍型场效应晶体管(FinFET)结构定义了用于存储增益单元106(图16A和16B)的读器件，其大体上用附图标记37来表示。FinFET读器件37具有小的沟道尺寸，而没有通常的短沟道效应，比如通常与这些尺寸的传统平面型金属氧化物半导体FET(MOSFET)相关的源极和漏极之间的过度的截止状态泄漏。
参照图7A和7B，其中与图6A和6B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，剥离抗蚀剂层32并将绝缘层38共形地淀积到衬底12上。依据作为抛光停止物的盖层17a和17b的上部水平表面，通过平坦化技术、如CMP，使绝缘层38被抛光变平并且平坦化。绝缘层38可以是例如通过使用原硅酸四乙酯(TEOS)作为硅前体源(siliconprecursor source)的CVD而淀积的SiO2。通常TEOS-SiO2膜被理解为硅的非化学计量的氧化物(non-stoichiometric oxide)，尽管其一般被称为二氧化硅。大体上在硅鳍18和绝缘层38的周围部分的上方涂覆图案化的抗蚀剂层40。通过对绝缘层38的材料具有选择性的干蚀刻工艺从硅本体20去除盖层17b。剥离抗蚀剂层40并在硅本体20的顶部形成栅极电介质42。栅极电介质42可以包括从干氧环境或蒸汽生长的氧化物(即SiO2)。栅极电介质42的厚度可以依据要形成的写器件44(图10A和10B)的所需性能而变化。
参照图8A和8B，其中与图7A和7B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，横跨衬底10形成图案化的抗蚀剂层46。通过各向异性干蚀刻工艺来形成接触开口48，该各向异性干蚀刻工艺对于构成栅电极29的材料有选择性的来去除绝缘层28和38的材料。
参照图9A和9B，其中与图8A和8B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，在完成形成接触开口48的蚀刻工艺之后剥离抗蚀剂层46。将导电层50共形地淀积在衬底10上，其填充接触开口48并填充在栅极电介质42上方的空间。导电层50可以是任何适合的导电材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的组合、以及淀积为掺杂层的多晶硅-锗。在本发明的某些可选择的实施例中，导电层50可以由一种或多种金属形成，如钨、钛、钽、钼或镍，或者由金属硅化物或金属氮化物形成，其使用物理气相淀积、化学气相淀积或本领域中所共知的任何其他技术所淀积。
参照图10A和10B，其中与图9A和9B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，形成读线(read line)52和写线(wirteline)54。为此，硬掩模材料的可选盖层56淀积在导电层50上并与导电层50一起被构图。通过标准的光刻和蚀刻工艺构图导电层50和盖层56(如果存在盖层56)，从而使用图案化的抗蚀剂层(未示出)作为模板，界定读线52和写线54。覆盖在栅极电介质42上的写线54的那段长度用作所描绘的示例性存储增益单元的写器件44的栅电极，该示例性存储增益单元是构成存储电路的许多相同的增益单元中的一个。写线54与在存储电路的一列上排列的写器件44相耦合。与写线54类似并大体上与其平行的其他写线与在正在制造的存储电路的其他列上的写器件44相耦合。
在剥离抗蚀剂之后，继而分别在读线52和写线54上形成如Si3N4的材料的侧壁间隔物58和60，正如本领域普通技术人员所熟知的那样。写线54和侧壁间隔物60用作注入掺杂剂物质(dopant species)以形成源极/漏极区62和64的自对准掩模。注入掺杂剂物质以形成源极/漏极区62和64的技术为本领域普通技术人员所共知。简要地说，使用写线54和侧壁间隔物60作为自对准离子注入掩模，将适合于p型或者n型源极/漏极区62和64的掺杂剂物质注入到硅本体20中，之后是消除注入损伤并激活掺杂剂物质的热退火。在形成间隔物60之前，可以通过本领域普通技术人员所知的技术在写线54相对侧的硅本体20中形成源极和漏极扩展区(未示出)。在源极/漏极区62和64之间界定的硅本体20的部分构成具有电阻率的沟道，该电阻率通过从电源施加到写线54并且通过栅极电介质42静电耦合到所述沟道的电压而被控制。优选地，源极/漏极区64是通过栅电极27与电容104(图16A和16B)电耦合的漏极。
参照图11A和11B，其中与图10A和10B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过例如CVD横跨衬底10淀积如TEOS SiO2的介电层66，然后通过CMP或任何其他适合的平坦化技术将其抛光变平。使用利用图案化的抗蚀剂层73作为模板的常规的光刻和各向异性蚀刻工艺，构造并蚀刻接触开口68、70和72。接触开口68延伸至写器件44的源极/漏极区62的深度并露出源极/漏极区62。接触开口70和72延伸穿过层66和盖层17a到达读器件37的源极/漏极区34和36的深度，由此分别暴露源极/漏极区34和36。开口74通过介电层28和66垂直延伸到用作蚀刻停止物的栅电极27的深度，所述开口74也通过形成接触开口68、70和72的蚀刻工艺形成，该蚀刻工艺对于有源层12和栅电极27的材料有选择性的来蚀刻层28和66。
参照图12A和12B，其中与图11A和11B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，用相应的导电材料的接触物76、78、80和82来填充开口68、70、72和74，以结束金属镶嵌工艺流程。因此，通过蒸镀、溅射或其他公知技术共形地淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化，从而从介电层66去除所述导电层的过量部分。
参照图13A和13B，其中与图12A和12B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过例如CVD横跨衬底10淀积如TEOS-SiO2的另一介电层84。通过金属镶嵌工艺流程，在介电层84中界定读源极线86、读漏极线88、写位线90和电容接触92。为此，使用常规的光刻和蚀刻工艺构图介电层84，并且，通过蒸镀、溅射或其他公知技术共形地淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化以从介电层84去除所述导电层的过量部分。读源极线86和读漏极线88通过接触物78和80分别与读器件37的源极/漏极区34和36以及其他存储增益单元(未示出)的读器件37的源极/漏极区34和36相耦合。写位线90通过接触物76与写器件44的源极/漏极区62相耦合。附加的读源极线和读漏极线以及写位线(未示出)与存储电路的其他行中的增益单元电耦合。
参照图14A和14B，其中与图13A和13B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过例如CVD横跨衬底10淀积如TEOS-SiO2的另一介电层94。通过使用常规的光刻和蚀刻工艺构图介电层94，并且通过蒸镀、溅射或其他公知技术共形地淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化以从介电层94上去除所述导电层的过量部分，来在介电层94中界定电容栓(capacitor stud)96。介电层94将读源极线86、读漏极线88和写位线90与上覆的电容104(图16A和16B)电隔离，所述电容104将按照如下所述形成。
参照图15A和15B，其中与图14A和14B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过蒸镀、溅射或其他公知技术淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后使用常规的光刻和蚀刻工艺对其构图，以界定与电容栓96电耦合的下部电容电极或电容极板98。通过例如CVD横跨衬底10淀积电介质材料的电容电介质100。适合的电介质材料包括SiO2、Si3N4、氮氧化硅、SiO2和Si3N4的交叠层、五氧化二钽(Ta2O5)、钛酸锶钡(BST)和锆钛酸铅(PZT)中的至少一种。优选地，电容电介质100由高介电常数(例如至少约为9)的材料形成，如BST、PZT或Ta2O5。
参照图16A和16B，其中与图15A和15B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过蒸镀、溅射或其他公知技术淀积适当导电材料的另一层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后使用常规的光刻和蚀刻工艺对其构图，以界定通过电容电介质100与电容极板98电隔离的上部电容电极或电容极板102。上部电容极板102接地。上部和下部电容极板98、102以及电容电介质100共同定义了存储器件或电容104，其通过接触物82、电容接触92和电容栓96与读器件37的栅电极27之一电耦合。该完成的结构定义了单个存储增益单元106。
使用并参照图16A和16B，多个存储增益单元106与外围电路电耦合以定义存储电路。外围电路用于单独访问特定增益单元106的写器件44(图10A-10B，其是MOSFET)，将所访问的存储增益单元106的电容104充电以设定两个互斥并且自保持的二进制操作状态之一、即0(即关断)或1(即开启)。为此，外围电路向写线54提供电压，使得写器件44改变将源极/漏极区62和64分开的沟道的电阻率。在源极/漏极区64与电容104之间传输的电荷对电容104充电或者放电从而设定二进制操作状态。
外围电路访问特定增益单元106的读器件37(其是双栅极FinFET)，用于感测所访问的增益单元106的电容104的二进制操作状态(即存储电荷)。在电压从外围电路施加到读线52时，通过流过源极/漏极区34和36之间的硅鳍18的沟道的电流，来检测所存储的二进制操作状态，源极/漏极区34和36在读源极线86和读漏极线88之间耦合。所述电压传送到读器件37的栅电极29。流过读器件37沟道的电流是电容104上的存储电荷的函数，所述存储电荷向读器件37的栅电极27提供电压，并反映所访问的存储增益单元106的二进制操作状态。更具体而言，与被充电为低(即关断)相反，如果电容104被充电为高(即开启)，则流过源极/漏极区34和36之间的读器件37的沟道的电流较大。
根据本发明的一可选择的实施例，与堆叠电容104(图16A和16B)相反，可以从其中每一个都以深沟槽电容为特征的个体存储增益单元来形成存储电路。除了这一差异，所述两种类型的存储增益单元的结构基本相同。以下详细描述具有深沟槽电容的存储增益单元的制造工艺。
参照图17A和17B，其中与图1A和1B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，横跨衬底10形成图案化的抗蚀剂层110。通过去除层17、有源层12、绝缘层16和处理晶片14的一部分的各向异性干蚀刻工艺来垂直地形成深沟槽112。在本发明的该实施例中，从导电材料、如重掺杂硅，来形成处理晶片14。
参照图18A和18B，其中与图17A和17B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，剥离抗蚀剂层110并将电容电介质114涂敷到深沟槽112的垂直侧壁上。电容电介质114可以包括从干氧环境或蒸汽生长的氧化物(即SiO2)或者通过CVD淀积的Si3N4或SiOxNy。
参照图19A和19B，其中与图18A和18B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，用比如掺杂多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)的适当导电材料的插塞116填充深沟槽112。通过各向异性干蚀刻工艺使插塞116凹进并且去除覆盖有源层12的侧壁的电容电介质114。通过蒸镀、溅射或其他公知技术共形地淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化以从层17去除所述导电层的过量部分，来将插塞116重新填充至层17的深度。插塞116和与电容电介质114所覆盖的垂直侧壁相邻的处理晶片14部分用作被电容电介质114分隔的深沟槽电容的极板或电极，大体上用附图标记115表示。
参照图20A和20B，其中与图19A和19B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过标准的光刻和蚀刻工艺构图有源层12和层17，从而限定用于构建读器件137(图24A和24B)的硅鳍118，以及来自于有源层12并将用作构建写器件144(图27A和27B)的衬底的硅本体120。蚀刻工艺被选择为终止在绝缘层16的水平面处。蚀刻工艺还去除部分插塞116使得这些结构与绝缘层16的水平面共面。硅鳍118和硅本体120分别被盖层117a和117b覆盖，盖层117a和117b代表了层17的残余物。
在硅鳍118的垂直侧壁上形成栅极电介质122。栅极电介质122可以包括从干氧环境或蒸汽生长的氧化物(即SiO2)或者SiO2的淀积层。可选择地，可以从许多备选高介电常数(高k)材料中的任何一种形成栅极电介质122，所述高介电常数材料包括但不限于Si3N4、SiOxNy、SiO2和Si3N4的栅极电介质叠层、以及如Ta2O5的金属氧化物，正如本领域普通技术人员所共知的那样。也可以通过将栅极电介质122形成到硅本体120的垂直侧壁的工艺来涂敷介电层123。也可以通过将栅极电介质122形成到插塞116的水平表面的工艺来涂敷另一介电层125。在图20B-30B中，为清晰起见，部分地省略了深沟槽电容115的结构。
参照图21A和21B，其中与图20A和20B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，用抗蚀剂层124来掩蔽硅鳍118。使用蚀刻工艺、如各向同性蚀刻工艺，来去除可作为栅极电介质122的形成工艺的人工产物而形成的介电层123和125。
参照图22A和22B，其中与图21A和21B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，在完成去除介电层123和125的蚀刻工艺之后，剥离抗蚀剂层124。淀积栅极导体层126，以用于填充包围硅鳍118和硅本体120的沟槽以及相邻的硅鳍和区域(未示出)之间的其他沟槽。栅极导体层126可以是任何适合的导电材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的组合、以及淀积为掺杂层的多晶硅-锗。在本发明的某些可选择的实施例中，栅极导体层126可以由一种或多种金属形成，如钨、钛、钽、钼或镍，或者由金属硅化物或金属氮化物形成，其使用物理气相淀积、化学气相淀积或本领域中所共知的任何其他技术所淀积。
层126被抛光并通过各向异性蚀刻工艺使其垂直凹进。用通过CVD而共形淀积的如SiO2的合适的电介质材料层128，来覆盖凹进层126。依据作为抛光停止物的盖层117a、117b的上部水平表面，通过CMP或任何其他适合的平坦化技术，使层128被抛光变平并且平坦化。
参照图23A和23B，其中与图22A和22B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过常规工艺形成图案化的抗蚀剂层130。使用对于共同界定掩蔽区域的抗蚀剂层130和形成盖层117b的材料有选择性的蚀刻工艺，来选择性地去除非掩蔽区域中的层126和128。绝缘层16用作所述蚀刻工艺的蚀刻停止物。层126的残余部分界定了栅电极127和129(图24B)，其形成为与栅极电介质122相邻并在硅鳍118的相对垂直侧壁上。栅电极127与电容115的插塞116电耦合。栅极电介质122将栅电极127和129与硅鳍118电隔离。
参照图24A和24B，其中与图23A和23B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，剥离抗蚀剂层130并且大体上在硅本体120和绝缘层16的周围部分上方涂覆另一图案化的抗蚀剂层132。通过掺杂杂质，如n型或p型杂质，在硅鳍118的相对端部中界定源极/漏极区134和136。可以使用已发展为形成源极/漏极区并为特定性能需求而调整的各种方法中的任何一种，来完成源极/漏极区134和136的形成。例如，可以通过以1keV至100keV的注入能量，通常以约5×1014atoms/cm2或更大的量级的离子剂量注入适合的n型或p型杂质来在硅鳍118中形成源极/漏极区134和136。源极/漏极区134和136每个都具有分别与栅电极127和129的相对侧边缘之一自对准的结。在注入期间被屏蔽的位于源极/漏极区134和136之间的硅鳍118的部分界定了沟道，所述沟道具有通过施加到栅电极127和129上且通过栅极电介质122容性耦合的电压所调节的电阻率。该结构定义了用于存储增益单元的读器件137。
参照图25A和25B，其中与图24A和24B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，剥离抗蚀剂层132并将绝缘层138共形地淀积到衬底12上。依据作为抛光停止物的盖层117a和117b的上部水平表面，通过平坦化技术、如CMP，使绝缘层138被抛光变平并且平坦化。绝缘层138可以由例如通过CVD而淀积的TEOS-SiO2构成。大体上在硅鳍118和绝缘层138的周围部分的上方涂覆图案化的抗蚀剂层140。通过对绝缘层138的材料具有选择性的干蚀刻工艺从硅本体120去除盖层117b。剥离抗蚀剂层140并在硅本体120的顶部形成栅极电介质142。栅极电介质142可以包括从干氧环境或蒸汽生长的氧化物(即SiO2)。栅极电介质142的厚度可以依据要形成的写器件144(图27A和27B)的所需性能而变化。
参照图26A和26B，其中与图25A和25B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，横跨衬底10形成图案化的抗蚀剂层146。通过各向异性干蚀刻工艺来形成接触开口148，该各向异性干蚀刻工艺对于构成栅电极129的材料有选择性的来去除绝缘层138的材料。
参照图27A和27B，其中与图26A和26B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，在完成去除接触开口148的蚀刻工艺之后剥离抗蚀剂层146。将导电层150共形地淀积在衬底10上，其填充接触开口148并填充在栅极电介质142上方的空间。导电层150可以是任何适合的导电材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的组合、以及淀积为掺杂层的多晶硅-锗。在本发明的某些可选择的实施例中，导电层150可以由一种或多种金属形成，如钨、钛、钽、钼或镍，或者由金属硅化物或金属氮化物形成，其使用物理气相淀积、化学气相淀积或本领域中所共知的任何其他技术所淀积。
参照图28A和28B，其中与图27A和27B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，形成读线152和写线154。为此，硬掩模材料的可选盖层156淀积在导电层150上并与导电层150一起被构图。通过标准的光刻和蚀刻工艺构图导电层150和盖层156(如果存在盖层156)，从而使用图案化的抗蚀剂层(未示出)作为模板，界定读线152和写线154。覆盖在栅极电介质142上的写线154的那段长度用作所描绘的示例性存储增益单元的写器件144的栅电极，该示例性存储增益单元是构成存储电路的许多相同的增益单元中的一个。写线154与在存储电路的一列上排列的写器件144电耦合。与写线154类似并大体上与其平行的其他写线与在正在制造的存储电路的其他列上的写器件144电耦合。
在剥离抗蚀剂之后，继而分别在读线152和写线154上形成如Si3N4的材料的侧壁间隔物158和160，正如本领域普通技术人员所熟知的那样。写线154和侧壁间隔物160用作注入掺杂剂物质以形成源极/漏极区162和164的自对准掩模。注入掺杂剂物质以形成源极/漏极区162和164的技术为本领域普通技术人员所共知。简要地说，使用写线154和侧壁间隔物160作为自对准离子注入掩模，将适合于p型或者n型源极/漏极区162和164的掺杂剂物质注入到硅本体120中，之后是消除注入损伤并激活掺杂剂的热退火。在形成间隔物160之前，可以通过使用本领域普通技术人员所知的技术在写线154的相对侧上形成源极和漏极扩展区(未示出)。在源极/漏极区162和164之间界定的有源层12的部分构成具有电阻率的沟道，该电阻率通过从电源施加到写线154并且通过栅极电介质142静电耦合到所述沟道的电压而被控制。
参照图29A和29B，其中与图28A和28B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，通过例如CVD横跨衬底10淀积如TEOS-SiO2的介电层166，然后通过CMP或任何其他适合的平坦化技术将其抛光变平。使用利用图案化的抗蚀剂层173作为模板的常规的光刻和各向异性蚀刻工艺，构造并蚀刻接触开口168、170和172。接触开口168延伸到写器件144的源极/漏极区162的深度并暴露源极/漏极区162。接触开口170和172延伸到读器件137的源极/漏极区134和136的深度，并分别暴露源极/漏极区134和136。
参照图30A和30B，其中与图29A和29B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，用相应的导电材料的接触物176、178和180来填充开口168、170和172，以结束金属镶嵌工艺流程。因此，通过蒸镀、溅射或其他公知技术共形地淀积适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化，以从介电层166去除所述导电层的过量部分。
参照图31A和31B，其中与图30A和30B中相同的特征部分表示为相同的附图标记，并且在随后的制造阶段，使用常规的光刻和蚀刻工艺从适当的导电材料层构图读源极线186、读漏极线188和写位线190，通过蒸镀、溅射或其他公知技术共形地淀积所述适当的导电材料层，如掺杂的多晶硅、硅化物、金属(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP将其平坦化以从介电层166去除所述导电层的过量部分。读源极线186和读漏极线188通过接触物180和178分别与读器件137的源极/漏极区134和136以及其他存储增益单元(未示出)的读器件137的源极/漏极区134和136相耦合。写位线190通过接触物176与写器件144的源极/漏极区162相耦合并延伸到其他存储增益单元(未示出)的写器件144的源极/漏极区。附加的读源极线和读漏极线以及写位线(未示出)与存储电路的其他行中的增益单元电耦合。
使用并参照图31A和31B，完成的存储增益单元194与和存储增益单元194相同的其他存储增益单元(未示出)电耦合，这些存储单元全部与外围电路电耦合以定义存储电路。外围电路用于单独访问特定增益单元194的写器件144(其是MOSFET)，将所访问的存储增益单元194的电容115充电以设定两个互斥并且自保持的二进制操作状态之一、即0(即关断)或1(即开启)。外围电路访问特定增益单元194的读器件137(其是双栅极FinFET)，用于感测所访问的增益单元194的电容115的二进制操作状态(即存储电荷)。与被充电为低(即关断)相反，如果电容115被充电为高(即开启)，则流过源极/漏极区134和136之间的读器件137的沟道的电流较大。存储增益单元194的操作与如上所述的存储增益单元106的操作类似。
已经通过制造阶段和步骤的特定次序描述了存储增益单元106和存储增益单元194的制造。然而，应理解的是，所述该次序可以与所描述的不同。例如，两个或多个步骤的次序可以相对于所示次序而改变。并且，两个或多个步骤可以同时或部分同时地进行。此外，可以省略不同的步骤也可以添加其他步骤。应理解的是，所有这些变化均在本发明的范围内。
本发明的存储增益单元106和194利用了双栅极FinFET结构以及平面写器件从而提供具有紧凑覆盖区域(footprint)的存储增益单元。该双栅极FinFET通过FinFET上自对准相对栅极的使用产生了紧凑的结构。存储增益单元194的深沟槽电容115或者存储增益单元106的堆叠电容104的加入保持了紧凑的覆盖区域。
尽管已经通过各种实施例的描述说明了本发明并且以相当多的细节描述了这些实施例，但申请人的本意并非限制或以任何方式将所附权利要求限定到所述细节。因此，本发明在其更宽的方面并不限定于具体的细节、有代表性的设备和方法、以及所表示和所描述的示例性实例。因此，在不偏离申请人一般发明构思的主旨和范围的前提下可以对这些细节进行改变。
权利要求
1.一种存储增益单元，包括能够保持存储电荷的存储器件；读器件，所述读器件包括半导体鳍；在所述半导体鳍的侧面的第一栅电极和第二栅电极；将所述第一和所述第二栅电极与所述半导体鳍电隔离的栅极电介质；以及形成在与所述第一和所述第二栅电极相邻的所述半导体鳍中的源极和漏极，所述第一栅电极与所述存储器件电耦合，并且所述第二栅电极是可操作的，用于门控限定在所述源极和所述漏极之间的所述半导体鳍的区域，由此调节从所述源极流向所述漏极的电流，当所述半导体鳍的所述区域被门控时，所述电流依赖于所述存储器件所存储的所述电荷；以及写器件，其与所述存储器件电耦合，所述写器件适用于对所述存储器件充电和放电，以定义所述存储电荷。
2.根据权利要求1的存储增益单元，其中所述写器件包括MOSFET。
3.根据权利要求2的存储增益单元，其中所述MOSFET包括与所述存储器件电耦合的漏极；源极；被所述MOSFET的所述源极和所述漏极所侧翼包围的沟道区；以及与所述沟道区电隔离的栅电极，所述MOSFET的所述栅电极是可操作的，用于控制所述沟道区的电阻率，以通过将载流子从所述MOSFET的所述源极传输到所述MOSFET的所述漏极来对所述存储器件的所述存储电荷充电和放电。
4.根据权利要求1的存储增益单元，其中所述存储器件保持的所述存储电荷改变所述半导体鳍的所述区域的电阻率。
5.根据权利要求1的存储增益单元，其中所述存储器件包括位于导电材料的层中的深沟槽电容，该导电材料的层垂直位于所述读器件之下。
6.根据权利要求6的存储增益单元，其中所述导电材料的所述层定义了第一电容极板，并且还包括将所述导电材料的所述层与所述半导体鳍和所述第二栅电极分隔的电介质材料的层。
7.根据权利要求6的存储增益单元，其中所述深沟槽电容包括垂直延伸到所述导电材料的所述层中以定义第二电容极板的导电材料的插塞，所述插塞垂直位于所述导电材料的所述层之下；以及将所述插塞与所述导电材料的所述层电隔离的电容电介质。
8.根据权利要求7的存储增益单元，还包括写器件，该写器件包括与所述存储器件的所述插塞电耦合的漏极；源极；被所述写器件的所述源极和所述漏极所侧翼包围的沟道区；以及与所述沟道区电隔离的栅电极，所述写器件的所述栅电极是可操作的，用于控制所述沟道区的电阻率，以通过将载流子从所述写器件的所述源极传输到所述写器件的所述漏极来对所述存储器件的存储电荷充电和放电。
9.根据权利要求7的存储增益单元，其中所述插塞与所述第一栅电极通过延伸穿过所述电介质材料的所述层的接触物而电耦合。
10.根据权利要求6的存储增益单元，其中从绝缘体上硅衬底的有源层形成所述半导体鳍，所述电介质材料的所述层是掩埋氧化物，并且所述导电材料的所述层是硅。
11.根据权利要求5的存储增益单元，其中所述深沟槽电容包括与所述第一栅电极电耦合的第一电容极板。
12.根据权利要求1的存储增益单元，其中所述存储器件包括垂直位于所述读器件之上的堆叠电容。
13.根据权利要求12的存储增益单元，其中所述堆叠电容包括每个都垂直位于所述读器件之上的第一和第二电容极板，以及将所述第一和第二电容极板彼此电隔离的电容电介质。
14.根据权利要求13的存储增益单元，其中所述第一电容极板与所述第一栅电极电耦合。
15.根据权利要求14的存储增益单元，还包括将所述导电材料的所述层与所述半导体鳍和所述读器件的所述第二栅电极分隔的电介质材料的层。
16.根据权利要求15的存储增益单元，还包括延伸穿过所述电介质材料的所述层的导电接触物，用于将所述第一电容极板与所述第一栅电极耦合。
17.根据权利要求13的存储增益单元，其中所述写器件包括与所述存储器件的所述插塞电耦合的漏极；源极；被所述写器件的所述源极和所述漏极所侧翼包围的沟道区；以及与所述沟道区电隔离的栅电极，所述写器件的所述栅电极是可操作的，用于控制所述沟道区的电阻率，以通过将载流子从所述写器件的所述源极传输到所述写器件的所述漏极来对所述存储器件的存储电荷充电和放电。
18.一种存储电路，包括以存储单元阵列排布的互连的多个权利要求1的存储增益单元。
19.一种形成增益单元的结构的方法，包括由半导体材料形成鳍；形成在所述鳍的侧面的第一栅电极和第二栅电极；在与所述第一和第二栅电极相邻的所述鳍中形成第一和第二源极/漏极区；以及形成第一和第二电容极板，所述第一和第二电容极板以与所述鳍和所述第一栅电极基本垂直的关系设置，所述第一和第二电容极板彼此电隔离并且所述第一电容极板与所述第一栅电极电耦合。
20.根据权利要求19的方法，还包括形成与所述第一电容极板耦合的写器件，用于对所述第一极板充电和放电从而定义存储电荷。
21.根据权利要求20的方法，其中所述写器件是MOSFET，其具有与所述第一电容极板电耦合的漏极。
22.根据权利要求21的方法，其中所述漏极通过所述第一栅电极与所述第一电容极板电耦合。
23.根据权利要求19的方法，还包括由所述半导体材料形成本体区，所述本体区与所述鳍横向分隔；以及使用所述本体区形成与所述第一电容极板电耦合的写器件。
24.根据权利要求19的方法，还包括在所述第一和第二栅电极之间形成栅极电介质。
25.根据权利要求19的方法，还包括在所述第一和第二电容极板之间形成电容电介质。
26.根据权利要求19的方法，其中所述鳍形成在所述半导体材料的有源层中，所述半导体材料的有源层与所述处理晶片通过绝缘层电隔离，并且形成所述第一和第二电容极板还包括在所述处理晶片中形成深沟槽以定义所述第二电容极板；以及用与所述处理晶片绝缘的导电材料填充所述深沟槽以定义所述第一电容极板，其中所述深沟槽中的所述导电材料耦合到所述第一栅电极。
27.根据权利要求26的方法，还包括在所述处理晶片和所述深沟槽中的所述导电材料之间形成电容电介质。
28.根据权利要求19的方法，还包括在所述鳍和所述第一栅电极上方形成介电层。
29.根据权利要求28的方法，其中形成所述第一和第二电容极板还包括在所述介电层上形成所述第一电容极板；在所述第一电容极板上形成电容电介质；以及在所述第一电容极板的上方形成通过所述介电层与所述第一电容极板电隔离的所述第二电容极板。
30.根据权利要求29的方法，还包括形成导电接触物，其延伸穿过所述第一电容极板和所述第一栅电极之间的所述介电层。
31.根据权利要求29的方法，其中所述第一电容极板至少局部覆盖在所述第一栅电极的上面。
全文摘要
公开了用于存储电路的存储增益单元以及该存储增益单元和存储电路的制造方法，所述存储电路由多个存储增益单元形成。所述存储增益单元包括能够保持存储电荷的存储器件、写器件和读器件。读器件包括半导体材料的鳍，在所述鳍的侧面且电隔离的第一和第二栅电极，以及形成在与所述第一和第二栅电极相邻的所述鳍中的源极和漏极。所述第一栅电极与所述存储器件电耦合。所述第一和第二栅电极是可操作的，用于门控限定在所述源极和所述漏极之间的所述鳍的区域，由此调节从所述源极流向所述漏极的电流。当被门控时，所述电流的量依赖于所述存储器件存储的所述电荷。
文档编号H01L27/108GK1716610SQ20051007021
公开日2006年1月4日 申请日期2005年5月11日 优先权日2004年6月29日
发明者古川俊治, 马克·C·哈基, 戴维·V·霍拉克, 查尔斯·W·科伯格第三, 马克·E·马斯特斯, 彼得·H·米切尔 申请人:国际商业机器公司