专利名称：集成电路静放电保护装置的制作方法
技术领域：
本发明一般而言涉及集成电路技术领域，更具体而言，本发明涉及集成电路静放电(ESD)保护单片集成装置。
背景技术：
集成静放电可能损害电子器件，特别是被制造于绝缘或半绝缘衬底之电子半导体器件。静放电保护装置传统上是被并入大多数半导体器件之输入/输出路径以避免半导体器件敏感电路过度充电。
半导体器件通常被提供高输入电流之某些保护，如被连接于其输入路径之电阻器，藉此限制输入电流。这些电阻器传统上是被放置于半导体器件之接合焊接区外侧。
集成电路被揭示之US 4,806,999中，其具有被保护不受位于焊接区外围下之两二极管静放电之一输入焊接区。二极管之一通常被以n-管形成，而另一被以p-管形成。一实施例中，管间之边界是被放置于不被焊接区暴露部分重叠之区域中。输入电阻器是被选择包含于焊接区及输入电路之间用于额外静放电保护。
集成电路被揭示之US 4,876,584中，其具有被直接连接于焊接区及电源供应间之二极管保护之一终端焊接区，被直接连接至另一电源供应之一晶体管，及连接焊接区至集成电路剩余者之一电阻路径。
类似静放电保护结构是被揭示于EP 0 371 663 A1中，其中电阻器是被形成为被水平放置于焊接区外侧之金属硅链接。
包含输入及/或输出路径中之一电阻器之其它静放电保护结构是被揭示于美国专利号第5,808,343，5,615,073，5,196,913，4,730,208及4,710,791中。
然而，针对十亿赫兹频率之高频应用，上述电阻器是产生若干问题。电路输入电容及静放电保护电阻器之电阻电容(RC)乘积是设定最高操作频率之限制。再者，电阻本身即产生噪声，其于低噪声应用中是造成损害。若电阻器可于一般操作期间假设低值而于静放电保护期间假设高值，则非常有利于高频。
见WO03/021737，此问题之解是提供变阻器于静放电保护电路中。当操作于正常电路功能之电压体系时，该变阻器是具有低电阻值，而当受到超过此正常电压之电压时，如静放电保护期间，则具有高电阻值。二极管是被连接为分流装置。另一类似变阻器为基础之静放电保护电路是被揭示于US6,331,726B1中。
电压从0.5V被增加至7V时，虽然如WO03/021737揭示之现有技术变阻器解可提供变阻器电阻之四倍增加并具有70Ff低之电容而符合高频电路要求，但正常操作电压下之串联电阻可能过高。
降低该串联电阻之一法是增加变阻器大小，但寄生电容反而会增加对高频电路造成损害。
发明内容
于是，本发明之一目的是提供半导体器件电路之静放电保护装置，其克服先前装置相关之问题及限制。
此点中，本发明特定目的是提供很小，半导体器件正常操作电压下具有非常低串联电阻，且对电路增加非常低寄生电容，藉此不实质影响电路速度之该装置。
本发明另一特定目的是提供可保护高或射频集成电路不受到过度正及负电压之该装置。
本发明再另一目的是提供使用标准大块或硅绝缘体(SOI)互补金属氧化物半导体(CMOS)技术可用组件之该装置，使该装置可以标准互补金属氧化物半导体处理而不需额外处理步骤。
依据本发明，这些目的是被附带权利要求所申请权利之装置达成。
本发明是提供半导体器件电路之静放电保护装置，包含一场效，较佳金属氧化物半导体(MOS)，具有栅极，源极及漏极之晶体管基础变阻器，其中源极及漏极区域之一是被连接至该半导体器件之输入/输出焊接区，而该源极及漏极区域之另一是被连接至该电路之输入/输出终端。静放电保护装置是包含一偏压电路，其被连接至基于场效晶体管的变阻器之栅极区域来创造半导体器件正常操作电压下之累积区域以提供非常低串联电阻。
较佳是，该输入/输出焊接区，该静放电保护装置及该被保护电路是为共享衬底上之一集成电路。
偏压电路是较佳为较栅极电容阻抗为高，较佳高很多之操作频率时之阻抗，且有利地包含被连接至偏压源之一二极管耦合晶体管，特别是P型金属氧化物半导体晶体管。
因为静放电保护位准被保持不变，而正常操作电压下之串联电阻被降低，所以本发明是提供具有电阻比率较现有技术变阻器为基础装置为大之不同类型变阻器。
本发明进一步特性及其优点可从此后被给予之本发明优选实施例详细说明及仅作描绘而不限于本发明之附图1-6而明了。
图1是为依据本发明优选实施例如被用于静放电保护电路之大块型金属氧化物半导体晶体管结构之高度放大横断面图标。
图2至图3是为依据本发明优选实施例如被用于静放电保护电路分别为累积及无偏模式之大块型金属氧化物半导体晶体管结构之高度放大横断面图标。
图4是为仍依据本发明优选实施例如被用于静放电保护电路之硅绝缘体型金属氧化物半导体晶体管结构之高度放大横断面图标。
图5是为仍依据本发明优选实施例之静放电保护电路之电路图。
图6是为被用于图5之静放电保护电路之偏压电路及变阻器电路图。
具体实施例方式
依据本发明优选实施例之单片集成静放电保护装置是被简略显示于图1。如被以高度放大横断面图标描绘者，该装置是包含如金属氧化物半导体晶体管结构之横向场效晶体管结构，及被简略标示之高阻抗偏压电路8。金属氧化物半导体晶体管结构为了电流限制而操作为变阻器。
静放电保护装置是被互连于被简略描绘高频或射频金属氧化物半导体电路1，如接收器或驱动器电路之输入/输出终端，及同样被简略描绘输入/输出接合焊接区2之间。此实施例中，包含该金属氧化物半导体电路1，静放电保护装置及该接合焊接区2之该半导体器件是较佳为一集成大块衬底基础装置。
基于横向金属氧化物半导体晶体管的变阻器结构是被形成于一p型掺杂衬底11中，且包含一n型掺杂井区域12，包括一硅栅极层区域14之一栅极区域13，及被安置于该n型掺杂井区域12顶部上之一栅极氧化物层区域15。电子绝缘侧壁衬垫16是被形成于栅极区域13各侧面上以避免该结构短路。重度n+型掺杂源极及漏极区域17是被形成于栅极区域13各侧面处之n型掺杂井区域12中。漏极及源极区域17之一是被连接至输入/输出接合焊接区2，而漏极及源极区域17之另一是被连接至金属氧化物半导体电路1之输入/输出终端。
再者，金属氧化物半导体晶体管结构可包含共同被形成用于金属氧化物半导体晶体管之一个或两个轻度掺杂漏极(LDD)及/或口袋区域18。漏极及源极区域17间之电阻路径是藉由图1中之参考数字19简略标示。
图1之基于横向金属氧化物半导体晶体管结构的变阻器可被类似地形成为N型金属氧化物半导体晶体管，但其中p型掺杂井区域是被与n型掺杂井区域交换。
高阻抗偏压电路8是被连接至硅栅极层区域14且应具有高于或远高于栅极氧化物层区域15相关电容阻抗之操作频率阻抗，因而降低金属氧化物半导体电路1之输入/输出上之寄生负载。用于本发明之高阻抗偏压电路实施将参考图6被说明如下。
图1之变阻器是被提供增加高电压，如高于半导体器件正常操作电压之电压处之漏极及源极区域17间之电阻，藉此限制从输入/输出接合焊接区2至电路1之输入/输出之电流或反向类似电流之潜在损害。此是以如WO03/021737揭示之类似方式来获得，其内容在此被并入参考。
应注意，静放电保护被主要预期出现于半导体器件处理期间，也就是其不被连接至电源时。然而，当栅极层区域14被施加偏压时，电流限制操作亦出现。
半导体器件正常操作电压处，累积区域是藉由施加偏压于场效晶体管结构之栅极层区域14而被创造于该栅极区域之下来主动降低变阻器之串联电阻。
图2至图3中，依据本发明另一优选实施例之单片集成静放电保护装置是被简略显示。该装置是包含被描绘于累积(图2)及无偏(图3)模式之大块型金属氧化物半导体晶体管结构。除了缺乏轻度掺杂漏极及口袋区域18之外，此实施例是与图1实施例相同。若轻度掺杂漏极及/或口袋植入被用于该处理中，则局部阻隔图2至图3之变阻器植入之幕罩应被使用。此实施例所获得之串联电阻甚至较图1实施例所获得者还要低。
如图2所示，应用上，当电路被赋予电源时，被偏压电路8供应之栅极位能会产生栅极区域13下之累积层21。此累积层21是具有远低于n型掺杂井区域12者之电阻，而有效地将井区域电阻短路而导致静放电保护电路之总串联电阻低于无栅极偏压例有若干倍。
当漏极及源极区域17间之电压梯度因静放电保护事件而变高时，串联电阻是被大块增加。
因此，静放电保护电路之寄生串联电阻将于电路操作期间达到可接受之低值，而于电路处理期间仍给予充足静放电保护。
接着参考图4，仍依据本发明之静放电保护装置之另一优选实施例是包含硅绝缘体型基于金属氧化物半导体晶体管结构的变阻器。在此，该变阻器是包含衬底11顶部上之绝缘层41。n型掺杂井区域12，重度n+型掺杂源极及漏极区域17是被形成出自被沉积于绝缘层41顶部上之硅层。浅沟渠绝缘区域41是被形成于源极及漏极区域17外侧之绝缘层41顶部上。其它点上，此实施例并不偏离图2至图3之实施例。
此被用于硅绝缘体晶片之变阻器方法中，被形成之累积层将给予大块机会来甚至更进一步降低寄生串联电阻。
图5是为仍依据本发明优选实施例之静放电保护电路之电路图。该电路包含被提供偏压电路8之一变阻器3，该变阻器3可为任何上述变阻器，被安置于半导体器件之输入/输出接合焊接区2及源极及漏极区域(16)之一间之一第一分流装置4，5，及被安置于源极及漏极区域16另一及电路1之输入/输出间之一第二分流装置6，7。
作为主要分流装置之第一分流装置是包含一二极管4，其阳极被连接至变阻器3及输入/输出接合焊接区2间之互连点而其阴极被连接至正电压VA，及一二极管5，其阴极被连接至变阻器3及输入/输出接合焊接区2间之互连点而其阳极被接地GND。作为次要分流装置之第二分流装置是包含一二极管6，其阳极被连接至变阻器3及电路1之输入/输出间之互连点而其阴极被连接至正电压VA，及一二极管7，其阴极被连接至变阻器3及电路1之输入/输出间之互连点而其阳极被接地GND。
大块衬底例中，二极管5及7可为变阻器之集成部分，也就是变阻器之输入及输出上之衬底二极管。二极管4及6必须被独立安置。硅绝缘体衬底例中，所有二极管4-7均必须被独立安置。
提供晶体管不同栅极氧化物厚度之互补金属氧化物半导体/二互补金属氧化物半导体(CMOS/Bi CMOS)技术例中，较厚氧化物可被用于本发明变阻器来降低变阻器栅极氧化物于静放电保护事件期间受到损害之风险。
最后，图6是为被使用任何本发明变阻器之偏压电路实施电路图。该变阻器于图中是被3标示。高阻抗偏压电路8是包含被连接至偏压源VBIAS之一二极管耦合P型金属氧化物半导体晶体管61。
权利要求
1.一种半导体器件电路(1)静放电保护装置，包含具有栅极(13)，源极(17)及漏极(17)区域之一基于场效晶体管的变阻器，其中该源极及漏极区域(17)第一者是被连接至该半导体器件之输入/输出焊接区(2)，而该源极及漏极区域(17)第二者是被连接至该电路(1)之输入/输出终端，其特色为该静放电保护装置是包含一偏压电路(8)，其被连接至该基于场效晶体管的变阻器之该栅极区域(13)以创造该半导体器件正常操作电压处之该基于场效晶体管的变阻器之该栅极区域以下之累积区域。
2.如权利要求1的该静放电保护装置，其中该静放电保护装置是被以该电路(1)及该输入/输出焊接区(2)集成于一单衬底(11)上。
3.如权利要求1的该静放电保护装置，其中该偏压电路(8)是于该操作频率处具有高于，较佳远高于该栅极区域(13)之该电容阻抗之一阻抗。
4.如权利要求1的该静放电保护装置，其中该偏压电路(8)是包含被连接至偏压源(VBIAS)之一二极管耦合晶体管(61)，特别是P型金属氧化物半导体晶体管。
5.如权利要求1的该静放电保护装置，其中该电路是为高频(HF)或射频(RF)电路(1)。
6.如权利要求1的该静放电保护装置，其中该半导体器件是为一大块衬底装置。
7.如权利要求1的该静放电保护装置，其中该半导体器件是为一硅绝缘体衬底基础装置。
8.如权利要求1的该静放电保护装置，是包含被安置于该半导体器件之该输入/输出焊接区(2)及该源极及漏极区域(17)之第一者间之一第一分流装置(4，5)。
9.如权利要求1的该静放电保护装置，是包含被安置于该源极及漏极区域(17)之第二者及该电路(1)间之一第二分流装置(6，7)。
10.一种降低包含具有栅极(13)，源极(17)及漏极(17)区域之一基于场效晶体管的变阻器，其中该源极及漏极区域(17)第一者是被连接至该半导体器件之输入/输出焊接区(2)，而该源极及漏极区域(17)第二者是被连接至该电路(1)之输入/输出终端之半导体器件电路(1)静放电保护装置电阻之方法，其步骤特色为-对该基于场效晶体管的变阻器之该栅极区域(13)施加偏压以创造该半导体器件正常操作电压处之该基于场效晶体管的变阻器之该栅极区域以下之累积区域，藉此降低该半导体器件之该输入/输出焊接区(2)及该电路(1)之该输入/输出终端间之该串联电阻。
全文摘要
一种半导体器件电路(1)静放电保护装置，包含具有栅极，源极及漏极区域之一基于场效晶体管的变阻器，其中该源极及漏极区域之一是被连接至该半导体器件之输入/输出焊接区(2)，而该源极及漏极区域另一者是被连接至该电路(1)之输入/输出终端。一偏压电路(8)是被连接至该变阻器之该栅极区域以创造该半导体器件正常操作电压处之该变阻器之栅极区域以下之累积区域。该半导体器件较佳为一单衬底(11)上之一集成装置。
文档编号H01L27/02GK1702859SQ200510074059
公开日2005年11月30日 申请日期2005年5月30日 优先权日2004年5月28日
发明者A·里特温, O·佩特斯森 申请人:因芬尼昂技术股份公司