专利名称：制造半导体组件的方法
技术领域：
本发明是有关于一种制造组件的方法，且特别是有关于一种制造半导体组件的方法。
背景技术：
闪存为非挥发性内存IC中最先进的一种，是利用将电子注入或拉出浮置栅极(floating gate)以进行数据储存的非挥发性(non-volatile)半导体存储元件，其储存方式与可程序只读存储器相同，但客户可在系统上自行更改数据。因此闪存具有使用弹性大和可实时在系统中修改其程序内容等大优点，因此被广泛应用在个人计算机、移动电话、数字相机等相关产品上。图1A绘示现有的一种原型闪存的相关部分的剖面图。记忆胞100是由一基板110、一薄栅极介电层120(又称穿遂氧化层)以及一栅极结构130所组成。穿遂氧化层120是形成于基板110的表面上，而栅极结构130则覆盖穿遂氧化层120。一栅极侧壁绝缘层140是沉积于栅极结构130之上，以将栅极结构130包围，并经由化学性蚀刻，形成如图1B所示的侧壁间隔层140a与侧壁间隔层140b。
图2A绘示现有的栅极结构130组成的示意图。栅极结构130包括一第一多晶硅层与一硅间介电层134。第一多晶硅层覆盖穿遂氧化层120，是作为浮置栅极136之用，而硅间介电层134则覆盖浮置栅极136。硅间介电层134常为一多层的绝缘性结构，例如是一ONO层，包含二层氧化层134-1与134-3以及一层氮化层134-2。另外，一第二多晶硅层覆盖硅间介电层134，是作为控制栅极132之用，如此一来，整个栅极结构130便完成了。
由于电荷是储存于浮置栅极中，使得栅极结构侧壁品质的良劣对于闪存寿命的长短具有决定性的影响。一般而言，在栅极结构形成后，会进行一晶胞再氧化处理，以补偿因蚀刻过程所造成的损害。随着内存体积的逐渐小型化，使得有必要降低对控制栅极132的施压，以进行记忆胞100的程序化。而偏压的减少可通过减少硅间介电层134的厚度而达成，以增加控制栅极耦合系数(GCR)。控制栅极耦合系数是定义为控制栅极耦合至浮置栅极时的电压比例。然而，传统栅极结构130的晶胞再氧化处理的过程伴随着严重的侵蚀现象，导致硅间介电层134厚度的增加，使得栅极耦合系数不增反减。
也就是说，在某些现有的制程中，在沉积栅极侧壁绝缘层以形成侧壁间隔层之前，栅极结构已受到再氧化处理。然而，在进行再氧化处理时可能就已经因为氧已扩散至穿遂氧化层与硅间介电层，使得栅极结构受到侵蚀。此种受侵蚀状况将严重地影响到内存晶胞的效能。现有技术美国公告号第6,624,023号专利揭露了一种利用原相蒸气产生(in-situ steam generation，ISSG)的热氧化技术，可改善受侵蚀的状况。而另一种方式则如图1A所示，先沉积一栅极侧壁绝缘层140于栅极结构130，并在未蚀刻栅极侧壁绝缘层140以形成侧壁间隔层140a与140b之前，对受包围的栅极结构130进行再氧化处理，例如利用高温炉(furnace)进行扩散氧化作用(diffusion oxidation)。随着栅极侧壁绝缘层的增加，此一方法主要是利用降低反应速率以减少受侵蚀的程度。
然而，如图2B所示，使用上述方法仍在栅极结构130中，发现在硅间介电层134与多晶硅层132的界面(138-1)间、在硅间介电层134与多晶硅层136的界面(138-2)间有受侵蚀的状况。氧的入侵138-1与138-2二处导致硅间介电层134厚度的增加。另一方面，在图3中记忆胞300的相关部分的剖面图亦显示了在150(1)与150(2)二处发生氧侵蚀穿遂氧化层120的状况。由于硅间介电层的厚度增加代表相对应的电容值减少，且栅极耦合系数和硅间介电层(ONO层)的电容值成正比，故必然地使栅极耦合系数减小，进而减慢记忆胞的运作速度。另外，一旦穿遂氧化层120受侵蚀，漏极耦合系数(drain coupling ratio，DCR)以及源极耦合系数(source coupling ratio，SCR)亦会减小，使得记忆胞的运作速度减慢。因此，为了要避免记忆胞的运作速度减慢，应用于控制栅极132上的所需的程序化电压值就必需增加。
因此，如何改善硅间介电层与穿遂氧化层受侵蚀，以增进闪存效能乃当今重要的课题。
发明内容
有鉴于此，本发明的目的就是在提供一种制造半导体组件的方法，可消除现有技术中受侵蚀的缺点与限制。
根据本发明的目的，提出一种制造半导体组件的方法，包括(a).提供一基板，基板上具有一栅极结构，其中，栅极结构包括一栅极介电层、一浮置栅极、一硅间介电层，以及一控制栅极，栅极介电层是位于基板上，浮置栅极是位于栅极介电层上，硅间介电层是位于一第一多晶硅层上，而控制栅极则位于硅间介电层上；(b).沉积一栅极侧壁绝缘层，以包围栅极结构且形成数个侧壁间隔层，对该沉积的栅极侧壁绝缘层其厚度是不少于总侧壁绝缘层所需厚度十五分之一，且不大于总侧壁绝缘层所需厚度二分之一；(c).对基板与受包围的栅极结构进行一第一回火处理；以及(d).对基板与受包围的栅极结构进行一晶胞再氧化处理，使用含有氧与氮的混和气体进行稀释氧化。其中，混和气体的氧含量是不小于百分之三十，且不大于百分之七十。
利用本发明所揭露的制造半导体组件的方法，减少受侵蚀而使得ONO层与穿遂氧化层的厚度增加的状况，再加上所使用的再氧化处理已被减缓，如此一来，使得栅极耦合系数能够被控制，且能够有效地提升记忆胞的效能。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
图1A绘示现有的一种原型闪存的相关部分的剖面图。
图1B绘示现有的经过蚀刻后的栅极侧壁绝缘层的示意图。
图2A绘示现有的栅极结构130组成的示意图。
图2B绘示现有的再氧化后的记忆胞，其接口受侵蚀的示意图。
图3绘示现有的穿遂氧化层受侵蚀的示意图。
图4绘示依照本发明一实施例的一种制造半导体组件的方法的流程图。
图5是依照本发明一实施例的时间对温度作图，包括于高温炉内进行晶胞再氧化、第一回火与第二回火处理。
图6绘示现有技术与本发明的ONO受侵蚀的厚度比对图。
附图中主要符号的说明100记忆胞110基板120穿遂氧化层
130栅极结构132控制栅极134硅间介电层136浮置栅极140a、140b侧壁间隔层具体实施方式
下面结合附图，对本发明的制造半导体组件的方法的实施方式进行具体说明，图4绘示的是依照本发明较佳实施例的一种制造半导体组件的方法的流程图。
首先，进行步骤410，提供一基板，例如是一p-型的硅基板。
接着，进行步骤420，形成一栅极介电层于基板上。栅极介电层通常是由氧化层组成，例如是二氧化硅层，又可称为“穿遂氧化层”。
然后，进行步骤430，形成一第一多晶硅层于栅极介电层上，作为浮置栅极之用。
进行步骤440，形成一硅间介电层于第一多晶硅层上。此硅间介电层是作为一绝缘物，是为由一上层氧化层，一氮化硅层，以及一下层氧化层所构成的ONO结构。
接着，进行步骤450，形成一第二多晶硅层于硅间介电层上，第二多晶硅层是作为控制栅极之用。
然后，进行步骤460，蚀刻第二多晶硅层、硅间介电层、第一多晶硅层以与门极介电层，以形成一栅极结构。此外，可在控制栅极覆盖上一光罩，提供更佳隔离之用。
接着，如步骤470所述，沉积一栅极侧壁绝缘层，以包围栅极结构且形成数个侧壁间隔层。栅极侧壁绝缘层的材料例如是二氧化硅，且栅极侧壁绝缘层是利用低压化学气相沉积法(lower pressure chemical vapor deposition，LPCVD)、大气压力化学气相沉积法(atmospheric pressure chemical vapor deposition，APCVD)、或次大气压化学气相沉积法(sub-atmospheric chemical vapordeposition，SACVD)进行沉积。较佳地，对该沉积的栅极侧壁绝缘层其厚度是不少于总侧壁绝缘层所需厚度十五分之一，且不大于总侧壁绝缘层所需厚度二分之一。
接着，进行步骤480，对基板、受包围的栅极结构以与门极侧壁绝缘层进行第一回火处理。第一回火处理较佳地是为一氮回火处理。
在对基板与受包围的栅极结构进行一晶胞再氧化处理之后，进行步骤490，使用含有氧与氮的混和气体进行稀释氧化。较佳地，混和气体的氧含量是不小于百分之三十，且不大于百分之七十。
在晶胞再氧化处理之后，进行步骤492，进行一第二回火处理。第二回火处理是较佳地为一氮回火处理。
然后，于步骤494中，蚀刻栅极侧壁绝缘层以形成侧壁间隔层。如图上所示，第一回火处理、晶胞再氧化处理，以及第二回火处理可以连续进行于在同一过程中。或者，第一回火处理、晶胞再氧化处理，以及第二回火处理可以分别以不同的独立过程分开来进行。
图5是依照本发明一实施例的时间对温度作图，包括于高温炉内进行晶胞再氧化、第一回火与第二回火处理。横轴代表进行图上相对应步骤的时间，而纵轴则代表温度。在本实施例中，位于高温炉内的温度是以缓慢增加至一特定温度，在此间，炉内具有百分之百纯氮。接着，如步骤480所述，对栅极结构、栅极侧壁绝缘层与基板进行一第一氮回火处理。然后，进入步骤490，即晶胞再氧化处理，氧被输进高温炉中，氧含量是不小于百分之三十，且不大于百分之七十，于此实施例中，氮与氧的比例例如是一比一。之后，当完成晶胞再氧化处理后，高温炉内的气体分布将会重新再分配成原来之百分之百纯氮的状况，以因运后续为了要使栅极侧壁绝缘层成长而进行的第二回火步骤492。依照本发明实施例，此一增进闪存效能的方法包括至少一回火步骤。也就是说，本发明的方法较佳地包括二回火步骤，而若仅使用单次回火步骤的话，亦能够适当地改善ONO层受侵蚀的状况。
随着本发明的实施例所采用的以稀释氧化来进行晶胞再氧化处理，氧化的速度是以一和缓速度进行，使得受侵蚀的状况大为改善。请参照图6，其绘示现有技术与本发明的ONO受侵蚀的厚度比对图。纵轴代表ONO在不同方法下受侵蚀的状况，是以厚度单位“埃”来计量。现有的方法1是在沉积栅极侧壁绝缘层之前，直接在高温炉中进行再氧化的处理。现有的方法2A与2B则分别显示在不同情况下(例如是，不同的氢对氧的浓度比例)，进行ISSG再氧化处理后的状况。现有的方法3是为100％氧且间隔层厚度范围约在1500到2500埃(angstroms)间的高温炉中再氧化的状况。现有的方法4是与现有的方法3相似，仅在于现有的方法4之间隔层厚度较薄，其厚度范围约在100到700埃(angstroms)之间。很显然地，将依照本发明实施例的使用混合的氧(O2)与氮(N2)的稀释氧化法，加上第一与第二回火处理，与现有技术相比较，本发明受侵蚀的厚度可控制在30埃以下。
本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种制造半导体组件的方法，其特征在于包括提供一栅极结构；沉积一栅极侧壁绝缘层，包围所述栅极结构；对所述基板与所述受包围的栅极结构进行一第一回火处理；以及对所述基板与所述受包围的栅极结构进行一炉管氧化处理，使用含有氧与氮的混和气体进行稀释氧化。
2.如权利要求1所述的制造半导体组件的方法，其特征在于所述栅极结构包括一浮置栅极、一硅间介电层及一控制栅极，所述硅间介电层是位于所述浮置栅极上，所述控制栅极则位于所述硅间介电层上。
3.如权利要求1所述的制造半导体组件的方法，其特征在于还包括对所述沉积的栅极侧壁绝缘层其厚度是不少于总侧壁绝缘层所需厚度十五分之一，且不大于总侧壁绝缘层所需厚度二分之一。
4.如权利要求1所述的制造半导体组件的方法，其特征在于还包括对所述基板与所述受包围的栅极结构进行一第二回火处理。
5.如权利要求1所述的制造半导体组件的方法，其特征在于所述混和气体的氧含量是不小于百分之三十，且不大于百分之七十。
6.如权利要求1所述的制造半导体组件的方法，其特征在于所述第一回火处理是一氮回火处理。
7.如权利要求2所述的制造半导体组件的方法，其特征在于所述硅间介电层包括由一上层氧化层，一氧化硅层，以及一下层氧化层所构成的ONO结构。
8.一种制造半导体组件的方法，其特征在于包括提供一基板；形成一栅极介电层于所述基板上；形成一第一多晶硅层于所述栅极介电层上；形成一硅间介电层于所述第一多晶硅层上；形成一第二多晶硅层于所述硅间介电层上；蚀刻所述第二多晶硅层、所述硅间介电层、所述第一多晶硅层以及所述栅极介电层，以形成一栅极结构；沉积一栅极侧壁绝缘层，以包围所述栅极结构；对所述栅极结构、所述栅极侧壁绝缘层与所述基板进行一第一回火处理；以及对所述栅极结构、所述栅极侧壁绝缘层与所述基板进行一炉管氧化处理，使用含有氧与氮的混和气体进行稀释氧化。
9.如权利要求8所述的制造半导体组件的方法，其特征在于还包括对所述基板与所述受包围的栅极结构进行一第二回火处理。
10.如权利要求8所述的制造半导体组件的方法，其特征在于所述混和气体的氧含量是不小于百分之三十，且不大于百分之七十。
全文摘要
一种制造半导体组件的方法，包括(a)提供一基板，基板上具有一栅极结构，其中，栅极结构包括一栅极介电层、一浮置栅极、一硅间介电层，以及一控制栅极，栅极介电层是位于基板上，浮置栅极是位于栅极介电层上，硅间介电层是位于一第一多晶硅层上，而控制栅极则位于硅间介电层上；(b.沉积一栅极侧壁绝缘层，以包围栅极结构且形成数个侧壁间隔层；(c)对基板与受包围的栅极结构进行一第一回火处理；以及(d)对基板与受包围的栅极结构进行一再氧化处理，使用含有氧与氮的混和气体进行稀释氧化。本发明可降低硅间介电层与穿隧氧化层受侵蚀的缺点，并可提高栅极耦合系数。
文档编号H01L21/336GK1815692SQ200510076589
公开日2006年8月9日 申请日期2005年6月9日 优先权日2005年2月2日
发明者郑培仁, 高瑄苓 申请人:旺宏电子股份有限公司