专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。
背景技术：
用于半导体器件的薄膜晶体管需要根据半导体器件的目的和功能具有不同的特性。控制薄膜晶体管的特性以满足需求是很重要的，已经研究了制造具有适合计划用途的特性的薄膜晶体管的技术(例如，参照专利文献1日本专利特开No.H9-27624)。
在专利文献1中，使用侧壁形成包含具有轻掺杂漏区(LDD)结构的杂质区的薄膜晶体管，由此在薄膜晶体管的截止状态下使漏电流变小。
发明内容
本发明的一个目的是不用复杂步骤和装置制造具有所需特性的薄膜晶体管。本发明的另一目的是提供一种高产量和低成本地制造具有高可靠性和较好电学特性的半导体器件的技术。
在本发明中，在薄膜晶体管中，低浓度杂质区形成在半导体层中的沟道形成区与源区和漏区中的一个之间并由栅电极层覆盖。使用栅电极作掩模，倾斜于半导体层表面掺杂该半导体层以形成低浓度杂质区。形成半导体层以具有包括用于赋予不同于薄膜晶体管导电性的导电性的杂质元素的杂质区，从而能够精密地控制薄膜晶体管的特性。另外，通过激光照射使半导体膜结晶，且单晶的晶粒沿着激光的扫描方向长距离地延伸，由此能够形成至少具有防止薄膜晶体管中的载流子移动的小晶界的半导体膜。
注意该说明书中的半导体器件指的是能够利用半导体的特性起作用的器件。本发明能够制造多层布线层的半导体器件、ID芯片等。
另外，可以使用本发明制造显示器件。采用本发明的显示器件包括发光显示器件、液晶显示器件等，在发光显示器件中，发光元件连接到TFT，具有包括被称为用于产生发光的电致发光(在下文中，也称作EL)的有机材料或有机材料和无机材料的混合物的媒质，该媒质设置在电极之间；在液晶显示器件中，具有液晶材料的液晶元件用作显示元件。
本发明的半导体器件之一在半导体层上具有栅绝缘层；半导体层具有沟道形成区、源区、与沟道形成区接触形成的漏区、和形成在沟道形成区与源区之间的杂质区；以及栅电极层形成在沟道形成区和杂质区上方，栅绝缘层介于其间。
本发明的半导体器件之一在半导体层上方具有栅绝缘层；半导体层具有沟道形成区、源区、与沟道形成区接触形成的漏区、和形成在沟道形成区与漏区之间的杂质区；以及栅电极层形成在沟道形成区和杂质区上方，栅绝缘层介于其间。
本发明的半导体器件之一在半导体层上方具有栅绝缘层；半导体层具有沟道形成区、源区、漏区、形成在沟道形成区与源区之间的第一杂质区、形成在源区与第一杂质区之间的第二杂质区、和形成在漏区与沟道形成区之间与沟道形成区接触的第三杂质区；以及在沟道形成区和第一杂质区上方的栅电极层，栅绝缘层介于其之间，其中第二杂质区、第三杂质区、源区和漏区具有赋予一种导电类型的杂质元素，在第二杂质区和第三杂质区中赋予一种导电类型的杂质元素的浓度低于在源区和漏区中赋予一种导电类型的杂质元素的浓度。
本发明的半导体器件之一在半导体层上方具有栅绝缘层；半导体层具有沟道形成区、源区、漏区、形成在沟道形成区与漏区之间的第一杂质区、形成在源区与沟道形成区之间与沟道形成区接触的第二杂质区、和形成在漏区与第一杂质区之间的第三杂质区；以及在沟道形成区和第一杂质区上方的栅电极层，栅绝缘层介于其之间。第二杂质区、第三杂质区、源区和漏区具有赋予一种导电类型的杂质元素，且在第二杂质区和第三杂质区中赋予一种导电类型的杂质元素的浓度低于在源区和漏区中赋予一种导电类型的杂质元素的浓度。
本发明的半导体器件之一在第一半导体层和第二半导体层上方具有栅绝缘层。第一半导体层具有第一沟道形成区、第一源区、与第一构道形成区接触形成的第一漏区、以及形成在第一沟道形成区与第一源区之间的第一杂质区，第二半导体层具有第二沟道形成区、与第二沟道形成区接触形成的第二源区、第二漏区、和形成在第二沟道形成区与第二漏区之间的第二杂质区。该半导体器件具有在第一沟道形成区和第一杂质区上方的第一栅电极层，栅绝缘层介于其之间，以及在第二沟道形成区和第二杂质区上方的第二栅电极层，栅绝缘层介于其之间。
本发明的半导体器件的制造方法之一包括如下步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过对结晶半导体膜图案化形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；通过使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的方向掺杂该半导体层形成第一杂质区；和通过使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成第二杂质区、源区、漏区和沟道形成区。第二杂质区形成在沟道形成区与源区之间并由栅电极层覆盖，漏区与沟道形成区接触形成。
本发明的半导体器件的制造方法之一包括如下步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过对结晶半导体膜图案化形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；通过使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的方向掺杂该半导体层形成第一杂质区；和通过使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成第二杂质区、源区、漏区和沟道形成区。第二杂质区形成在沟道形成区与漏区之间并由栅电极层覆盖，并形成与沟道形成区接触的源区。
本发明的半导体器件的制造方法之一包括如下步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过对结晶半导体膜图案化形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；通过使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的一个方向掺杂该半导体层形成第一杂质区；和通过使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成第二杂质区、第三杂质区、第四杂质区和沟道形成区；在栅电极层的侧表面上形成绝缘层；通过使用栅电极层和绝缘层作掩模，用赋予第三导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成源区、与源区接触的第五杂质区、漏区和与漏区接触的第六杂质区。在第五杂质区和第六杂质区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素的各自浓度低于在源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素的浓度。第二杂质区形成在沟道形成区与第五杂质区之间并由栅电极层覆盖，并形成与沟道形成区接触的第六杂质区。
本发明的半导体器件的制造方法之一包括如下步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过对结晶半导体膜图案化形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；通过使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的一个方向掺杂该半导体层形成第一杂质区；和通过使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成第二杂质区、第三杂质区、第四杂质区和沟道形成区；在栅电极层的侧表面上形成绝缘层；通过使用栅电极层和绝缘层作掩模，用赋予第三导电类型的杂质元素垂直于半导体层表面掺杂该半导体层形成源区、与源区接触的第五杂质区、漏区和与漏区接触的第六杂质区。在第五杂质区和第六杂质区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素的各自浓度低于在源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素的浓度。第二杂质区形成在沟道形成区与第六杂质区之间并由栅电极层覆盖，并形成与沟道形成区接触的第五杂质区。
本发明的半导体器件的制造方法之一包括如下步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过对结晶半导体膜图案化形成第一半导体层和第二半导体层；在第一半导体层和第二半导体层上方形成栅绝缘层；在栅绝缘层上方形成第一栅电极层和第二栅电极层；通过使用第一栅电极层和第二栅电极层作为掩模，从倾斜于第一半导体层和第二半导体层的表面的一个方向用赋予第一导电类型的杂质元素掺杂第一半导体层和第二半导体层，从而在第一半导体层中形成第一杂质区和在第二半导体层中形成第二杂质区；和通过使用第一栅电极层和第二栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于第一半导体层和第二半导体层表面掺杂第一半导体层和第二半导体层，从而在第一半导体层中形成第三杂质区、第一源区、第一漏区、和第一沟道形成区和在第二半导体层中形成第四杂质区、第二源区、第二漏区和第二沟道形成区。第三杂质区形成在第一沟道形成区与第一源区之间并由第一栅电极层覆盖；第四杂质区形成在第二沟道形成区与第二漏区之间并由第二栅电极层覆盖；形成与第一沟道形成区接触的第一漏区；并形成与第二沟道形成区接触的第二源区。
本发明能够不用复杂步骤和装置制造具有所需特性的薄膜晶体管。另外，可以高产量和低成本地制造具有高可靠性和优良电学特性的半导体器件。
图1A至1E是说明本发明的简图。
图2A至2D是说明本发明的简图。
图3A至3F是说明本发明的简图。
图4A至4D是描述本发明的半导体器件的制造方法的简图。
图5A至5D是描述本发明的半导体器件的制造方法的简图。
图6A至6D是描述本发明的半导体器件的制造方法的简图。
图7A至7D是描述本发明的半导体器件的制造方法的简图。
图8A至8C是描述本发明的半导体器件的制造方法的简图。
图9A至9C是描述本发明的半导体器件的制造方法的简图。
图10A和10B是描述本发明的半导体器件的制造方法的简图。
图11A至11D是描述本发明的半导体器件的制造方法的简图。
图12A至12C是描述本发明的半导体器件的制造方法的简图。
图13A和13B是描述本发明的半导体器件的制造方法的简图。
图14A和14B是描述本发明的半导体器件的制造方法的简图。
图15A和15B是描述本发明的半导体器件的制造方法的简图。
图16是示出本发明的半导体器件的结构的方框图。
图17A和17B是示出本发明的半导体器件的透视图。
图18A和18B是本发明的半导体器件的截面图。
图19是示出本发明的半导体器件的结构的方框图。
图20是示出本发明的半导体器件的结构的方框图。
图21A至21H是示出使用本发明的半导体器件的应用的简图。
图22A和22B是示出使用本发明的半导体器件的应用的简图。
图23A和23B是用于其模拟和结果的模型图。
图24A和24B是用于其模拟和结果的模型图。
图25A和25B是用于其模拟和结果的模型图。
图26A和26B是用于其模拟和结果的模型图。
图27A至27C是示出Lov定义的简图。
图28A至28C是示出在半导体层的横向和纵向中杂质元素浓度分布的简图。
图29A和29B是用于描述本发明的半导体器件的制造方法的简图。
图30A至30C是用于描述本发明的半导体器件的制造方法的简图。
图31A和31B是用在本发明中的掺杂器件的示意图。
图32A至32D是描述本发明的概要的简图。
图33A至33C是用于本发明中的掺杂器件的示意图。
具体实施例方式
实现本发明的最佳模式参照附图详细地描述本发明的实施例模式。然而，可以理解本发明不局限于下面的说明，各种变化和修改对本领域的技术人员来说是显而易见的，除非上述变化和修改脱离了本发明的内容和范围。因此，解释本发明不局限于实施例模式中的描述。注意相同的参考数字表示相同的部分或在不同图中具有相同作用的部分，在下文解释的本发明的构造中将不重复解释。
(实施例模式1)参照图1A至1E、2A至2D、和3A至3F描述在该实施例模式中的薄膜晶体管的制造方法。
在具有作为基膜的绝缘表面的衬底100上，通过溅射法、物理汽相淀积(PVD)法、低压CVD(LPCVD)法、化学汽相淀积(CVD)法例如等离子体CVD法等使用氧氮化硅(SiNO)膜形成具有10nm至200nm(优选，从50nm到100nm)膜厚的基膜101a，并使用氮氧化硅(SiON)膜在基膜101a上堆叠具有50nm至200nm(优选地，从100nm到150nm)膜厚的基膜101b。在该实施例模式中，使用等离子体CVD形成基膜101a和基膜101b。作为衬底100，可以使用其上形成绝缘膜的玻璃衬底、石英衬底、硅衬底、金属衬底、或不锈钢衬底。另外，也可以使用具有能够经受本实施例模式的处理温度的耐热度的塑料衬底、或像薄膜的柔性衬底。可选地，两层结构可以用于基膜，或者也可以使用基(绝缘)膜的单层膜结构或者其中堆叠具有两层或更多的基(绝缘)膜的结构。
随后，在基膜上形成半导体膜。通过已知方法(溅射法、LPCVD法、等离子体CVD法等)形成具有25nn至200nm(优选30nm至150nm)厚的半导体膜。在该实施例模式中，使用激光将非晶半导体膜结晶成结晶半导体膜。
通过汽相生长法或溅射法使用由硅烷或锗烷代表的半导体材料气体制造非晶半导体(在下文中，也称作“AS”)；通过使用光能或热能结晶非晶半导体形成多晶半导体；半非晶硅半导体(也称作微晶，在下文中，也称为“SAS”)等可用于形成半导体膜的材料。
SAS是具有介于非晶结构与结晶结构(包括单晶和多晶)之间的中间结构和具有自由能是稳定的第三态的半导体，并包括具有短程有序和晶格畸变的结晶区。在膜中的至少一部分区域中可以观察到从0.5nm至20nm的结晶区。当包含作为主要成分的硅时，拉曼光谱转移到比520cm-1低的频率一侧。在X-射线衍射中观测到由硅晶格引起的(111)或(220)的衍射峰。包含至少1原子％或更多的氢或卤素以终止不饱和键。通过硅化物气体的辉光放电分解(等离子体CVD)形成SAS。SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等可以用作硅化物气体。另外，可以将F2或GeF4混合到硅化物气体。可以用H2或H2和选自He、Ar、Kr和Ne的稀有气体的一种或多种来稀释硅化物气体。稀释比在从1∶2至1∶1000的范围。压强近似在从0.1Pa至133Pa的范围内，电源频率在从1MHz至120MHz，优选从13MHz到60MHz的范围内。衬底加热温度优选300℃或更低，也可以在100℃至200℃的衬底加热温度下形成该膜。希望由大气成分例如氧、氮、或碳形成的杂质元素是1×1020cm-3或更低作为形成膜时使用的杂质元素，特别地，氧浓度是5×1019cm-3或更低，优选1×1019cm-3或更低。通过加入稀有气体元素例如氦、氩、氪或者氖进一步促进晶格畸变获得更好的SAS以提高稳定性。另外，在使用氟基硅化物气体形成的SAS层上方堆叠使用氢基硅化物气体形成的SAS层。
非晶半导体由氢化非晶硅代表，结晶半导体由多晶硅代表。多晶硅(多晶态硅)包括使用在800℃或更高的温度下形成的多晶硅作为主要材料的所谓的高温多晶硅、使用在600℃或者更低的温度下形成的多晶硅作为主要原材料的所谓的低温多晶硅、通过加入促进结晶的元素等而结晶的多晶硅等等。如上所述，当然，还可以使用半非晶半导体或在半导体层的一部分中包含结晶相的半导体。
当使用结晶半导体层作为半导体薄膜时，可以使用已知的方法(激光结晶方法、热结晶方法、使用促进结晶的元素例如镍等的热结晶方法)作为制造结晶半导体层的方法。通过用激光照射结晶SAS微晶半导体以增强结晶度。在不使用促进结晶的元素的情况下，在用激光照射非晶态硅膜之前，通过在氮气气氛中在500℃的温度下加热非晶态硅膜一个小时来释放氢，直到包含在非晶态硅膜中的氢浓度变成1×1020原子/cm3或者更低。这是因为当用激光照射包含许多氢的非晶硅膜时，损伤了非晶硅膜。
可以没有限制地使用将金属元素引入到非晶半导体薄膜中的任何方法，只要该方法能够使金属元素存在于表面上或者非晶半导体膜内。例如，可以使用溅射法、CVD法、等离子体处理法(包括等离子体CVD法)、表面吸附法、或者涂覆金属盐溶液的方法。在它们之中，使用溶液的方法是简单的和容易的，并且在容易调整金属元素的浓度方面是有利的。为了改善非晶半导体层表面的湿润性和在非晶半导体层的整个表面上散布水溶液，优选通过在氧气氛中UV光照射、热氧化法、用臭氧水或者包括羟基的过氧化氢等形成氧化膜。
用具有来自连续波固态激光器的基波的第二至第四谐波的任何一个的激光照射半导体薄膜。因而，可以获得具有大晶粒尺寸的晶体。例如，典型地，优选使用Nd:YVO4激光器(基波1064nm)的第二谐波(532nm)或者第三谐波(355nm)。特别地，通过非线性光学元件将从连续波YVO4激光器射出的激光变为谐波，以获得具有输出量或更多的激光。优选通过光学系统在受辐照表面上将激光成形为矩形或者椭圆以照射半导体薄膜。激光需要具有约0.001至100MW/cm2(优选，从0.1到10MW/cm2)的能量密度。将用于照射的扫描速率设定在约0.5至2000cm/sec(优选，10至200cm/sec)的范围内。
激光器可以是已知的连续波气体激光器或者固态激光器。作为气体激光器，有Ar激光器、Kr激光器等。作为固态激光器，有YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、Y2O3激光器、玻璃激光器、红宝石激光器、变石激光器、或者Ti:蓝宝石激光器等。
而且，可以使用脉冲激光器进行激光结晶。在这种情况下，将脉冲重复频率设置为0.5MHz或更多。该频带比通常使用的几十Hz至几百Hz的频带更高。在用脉冲激光照射半导体薄膜之后需要花费几十至几百纳秒以完全地固化半导体薄膜。当脉冲激光具有以上所述的频带时，在通过先前的脉冲激光熔化半导体薄膜之后并在固化半导体薄膜之前可以用下一个脉冲激光照射它。因此，固相和液相之间的界面可以在半导体薄膜中连续地移动，并形成具有向扫描方向连续生长的晶粒的半导体薄膜。特别地，可以形成每个在扫描方向上具有10至30μm的宽度和在垂直于扫描方向的方向上具有约1至5μm宽度的晶粒的集合体。通过形成沿着扫描方向长延伸的晶粒至少在薄膜晶体管的沟道方向中还能够形成几乎没有晶粒边界的半导体薄膜。
可以在惰性气体气氛例如稀有气体或者氮中进行用激光照射。这能够实现通过用激光照射控制半导体表面的粗糙度和通过被控制的界面态密度变化产生阈值的变化。
通过结合热处理和激光照射结晶非晶半导体膜，或者多次独立地执行热处理或激光照射。
半导体可以通过印刷法、喷射法、旋涂、液滴排出方法等由有机半导体材料形成。在这种情况下，由于不需要上述的蚀刻步骤，所以可以减少步骤的数量。低分子量材料、高分子量材料等可以用于有机半导体，另外，可以使用如有机颜料的材料、导电的高分子量材料。具有由共轭双键组成的骨架的л-电子共轭高分子量材料优选用作使用在本发明中的有机半导体材料。典型地，可以使用可溶的高分子量材料，例如聚噻吩、聚芴、聚(3-烷基噻吩)、聚噻吩衍生物、或者并五苯。
给出在沉淀可溶前体之后通过执行处理形成半导体层的材料作为用于本发明的有机半导体材料的实例。注意给出聚噻吩基烯1，2亚乙烯(polythienylenevinylene)、聚(2，5-噻吩基烯1，2亚乙烯)、polyacetyrene、polyacetyrene衍生物、聚甲基乙炔1，2-亚乙烯基(polyallylenevinylene)等作为上述有机半导体材料的实例。
在将前体转换成有机半导体中，对反应催化剂例如氯化氢气体额外地增加热处理。下列可以用作溶化具有可溶性的有机半导体材料的典型溶剂甲苯、二甲苯、氯苯、二氯苯、苯甲醚、氯仿、二氯甲烷、γ丁基内酯(γbutyllactone)、丁基溶纤剂、环己烷、NMP(N-甲基-2-吡咯烷酮)、环己酮、2-丁酮、二氧杂环乙烷、二甲基甲酰胺(DMF)、THF(四氢呋喃)等。
在该实施例模式中，使用非晶硅在基膜101b上形成非晶半导体薄膜115。用扫描箭头171的方向的激光170照射待结晶的非晶半导体膜115，从而形成结晶半导体膜116(图1A)。
为了控制薄膜晶体管的阈值，可以用少量杂质元素(硼或者磷)掺杂上述获得的半导体膜；然而，在该实施例模式中，通过制造具有低浓度p沟道杂质区的n沟道薄膜晶体管控制薄膜晶体管的阈值。因而，根据本发明，不需要控制阈值的掺杂步骤；因此，简化了步骤。
使用掩模图案化结晶半导体薄膜116。在该实施例模式中，形成光掩模，并通过光刻法实施图案化工艺以形成半导体层102。
至于图案化中的蚀刻可以采用等离子体蚀刻(干法蚀刻)或者湿法蚀刻。然而，等离子体蚀刻适于处理大衬底。使用氟基气体例如CF4或者NF3或者氯基气体例如Cl2或者BCl3作为蚀刻气体，并可以适当地加入惰性气体例如He或者Ar。另外，当应用大气压力放电蚀刻工艺时，可以执行局部放电工艺，掩模层不必完全地形成在衬底上。
在该实施例模式中，可以通过有选择地形成图案的方法例如液滴排出法形成用于形成布线层或者电极层的导电层、用于形成预定图案的掩模层等。在液滴排出法中(根据在其中的系统也称为喷墨方法)，可以通过有选择地排出(喷射)为特定目的准备的合成物的液体形成预定图案(导电层、绝缘层等)。在这种情况下，可以在待形成于其上的区域中执行用于控制湿润性和粘附的处理。另外，可以使用用于转印或者绘制图案的方法，例如，印刷法(用于形成丝网印刷、平版印刷等的图案的方法)等。
在该实施例模式中，使用树脂材料例如环氧树脂、丙烯酸树脂、酚醛树脂、酚醛清漆树脂、三聚氰胺树脂、或者聚氨酯树脂作为掩模。可选择地，掩模还可以由有机材料例如苯环丁烯、聚对苯二甲撑、flare和具有光透射性质的聚酰亚胺；通过硅氧烷聚合体等的聚合形成的复合材料；包括水溶性均聚物和水溶聚物的组合材料等形成。另外，还可以使用市场上可买到的包括感光剂的抗蚀剂材料。例如，能够使用包括酚醛清漆树脂和是感光试剂的萘并苯醌二嗪农(naphthoquinonediazide)化合物的典型正性抗蚀剂；是负性抗蚀剂的基础树脂、联苯硅烷二醇(diphenylsilanediol)、酸产生材料等。当使用液滴排出方法时，通过加入表面活性剂控制溶剂浓度等适当地调整任意材料的表面张力和粘性。
形成覆盖半导体层102的栅绝缘层105。栅绝缘层105包括通过等离子体CVD方法或者溅射法形成的、具有从10nm到150nm厚度的、含有硅的绝缘膜。栅绝缘层105可以由已知的材料例如硅的氧化物材料或者氮化物材料形成，且可以是叠层或者单层。在该实施例模式中，叠层结构用于栅绝缘层。在半导体层102上形成具有1nm至100nm，优选1nm至10nm，更优选2nm至5nm膜厚的氧化硅膜作为第一绝缘膜。通过GRTA(气体快速热退火)方法、LRTA(灯快速热退火)方法等氧化半导体表面，并形成热氧化膜，从而将第一绝缘膜形成薄膜。在该实施例模式中，在第一绝缘膜上使用三层的叠层氮化硅膜、氧化硅膜和氮化硅膜。可选择地，还可以使用氮氧化硅膜的单层或者其两层的叠层。优选地，可以使用精确氮化硅膜。注意为了在低薄膜形成温度下形成具有小的栅漏电流的精确绝缘膜，可以将稀有气体元素例如氩加到反应气体并混合到待形成的绝缘膜中。
每个充当栅电极的、具有20nm至100nm膜厚的第一导电薄膜106和具有100nm至400nm膜厚的第二导电薄膜107叠置在栅绝缘层105上(图1B)。通过已知的方法例如溅射法、汽相淀积法、或者CVD法形成第一导电薄膜106和第二导电薄膜107。第一导电膜106和第二导电膜107可以由钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、和钕(Nd)、或者具有作为主要成分的上述元素的合金材料或者复合材料形成。由用杂质元素例如磷或者AgPdCu合金掺杂的多晶硅薄膜代表的半导体膜可以用作第一导电膜和第二导电膜。该导电薄膜不局限于双层结构，例如，可以具有其中顺序地堆叠50nm厚的钨膜、500nm厚的铝和硅(Al-Si)的合金膜、和30nm厚的氮化钛膜的三层结构。在三层结构的情况下，可以使用氮化钨替代第一导电膜的钨；使用铝和钛(Al-Ti)的合金膜替代第二导电薄膜的铝和硅(Al-Si)的合金膜；或者使用钛膜替代第三导电薄膜的氮化钛膜。另外，还可以使用单一层状结构。在该实施例模式中，氮化钽(TaN)用于第一导电膜106，钨(W)用于第二导电膜107。
然后，通过光刻法形成使用抗蚀剂的掩模，并图案化第二导电膜107以形成第一栅电极层205。通过ICP(感应耦合等离子体)蚀刻法适当地调整蚀刻条件(施加到线圈形电极层的电功率、施加到衬底侧上的电极层的电功率、在衬底侧上的电极温度等)，将第二导电薄膜蚀刻成具有期望锥形形状。作为蚀刻气体，可以适当地使用由Cl2，BCl3，SiCl4，CCl4等代表的氯基气体、由CF4，SF6，NF3等代表的氟基气体、或者O2。
通过变窄栅电极层的宽度D1形成能够高速操作的薄膜晶体管。图3A至3F中示出了为了使沟道方向上的宽度变窄而形成第一栅电极层205的两种方法。图3A对应于图1B并示出了了在衬底100上形成第二导电膜107的步骤。
首先，参考图3B、3C和3F描述第一方法。通过光刻法或者液滴排出法在第二导电薄膜107上形成包括抗蚀剂的掩模220。如图3B所示，使用掩模220蚀刻第二导电薄膜107以形成第一栅电极层210。然后，在不除去掩模220的情况下，在箭头225的方向上蚀刻第一栅电极层210。第一栅电极层210变窄成具有第一栅电极层205的宽度，以形成第一栅电极层205(图3C)。在除去掩模220之后，完成第一栅电极层205使其具有10nm至1000nm，优选200nm至700nm的栅电极的宽度D1。
参考图3D、3E和3F描述第二方法。通过光刻法或者液滴排出方法在第二导电薄膜107上形成包括抗蚀剂的掩模220。通过在箭头256的方向上蚀刻、灰化等将掩模220形成得更细长，以形成具有较窄宽度的掩模221(图3E)。使用形成具有拉长形状的掩模221图案化第二导电薄膜107，并除去掩模221。从而，同样地形成第一栅电极层205以使栅电极层的宽度D1变窄。将栅电极层的宽度D1设定在上述界限内能够实现随后形成具有短沟道长度的薄膜晶体管和形成能够高速操作的半导体器件。
图31A是示出了本发明的掺杂器件的透视图。
离子源12包括为其中产生等离子体的腔提供的热电子发射灯丝和围绕腔配置的具有交变极性的多个环状永久磁铁。
加速电极部分13包括在腔的底部处的开口部分中保持与是阳极的腔相同电位的离子收集电极、保持比离子收集电极低几十kV电位的汲取电极、和保持比汲取电极低几十kV电位的加速电极。离子收集电极、汲取电极和加速电极是栅电极。
通过用提供的用以阻挡离子束的遮挡板(shutter)的切换操作控制照射的接通状态或者断开状态。
从灯丝射出的电子与从气体引入开口引入腔中的操作气体(氢、磷化氢、乙硼烷等)起反应以产生等离子体。在腔中通过永久磁铁的磁场关闭等离子体，同时通过汲取电极影响电场，从而经离子收集电极汲取等离子体中的离子。通过加速电极的电场加速离子，然后产生离子束14。
在掺杂腔11中照射离子束14，并将离子引入倾斜的衬底10。使用作为中心的倾斜轴16倾斜并保持衬底10。使离子束的剖面图成线形或者矩形，并在垂直于离子束14的较长侧的方向15上移动衬底以对衬底的整个表面实施掺杂处理。
通过衬底平台或者传递机器人将衬底的倾斜角度变成水平位置或倾斜位置。可以使用轨道或者驱动齿轮电动机在扫描方向上移动衬底，而不受限于机器人。通过角度调节器例如测角器调整平台的角度。拥有giniometer的平台还称为goniostage。goniostage在平台的顶上具有倾斜的中心并使用倾斜的中心作为支点使goniostage倾斜。角θ是离子束14的较长侧与衬底10的主表面之间的角度。使用倾斜轴16作为轴使衬底倾斜。在图31A和31B中，可以为衬底的任何位置提供倾斜轴16。为与衬底的一边平行的衬底表面提供倾斜轴16；然而，可以对角线地为衬底表面而设置。在这种情况下，使用对角线作为倾斜轴使衬底10倾斜。
本发明的掺杂装置可以处理大尺寸的衬底，因为当通过掺杂装置实施掺杂时，在保持衬底平台倾斜的同时移动衬底。而且，因为离子束的横断面形状是四边形，所以可以用所有的离子束照射衬底，因而可以高效地实施离子照射。另外，因为与衬底无关，所以离子束的较长侧的宽度变窄。
另外，本发明不局限于上述的器件的结构。因为具有微粒的问题，所以在保持衬底处于几乎垂直的倾斜位置的同时在水平位置用离子束照射衬底。
图33A至33C示出了掺杂保持在竖直位置的衬底的实例。图33A中所示的掺杂装置具有通过离子束照射装置663在水平位置用离子束662照射保持垂直的衬底661的结构。用于保持衬底的衬底平台连接到机器人，并在传送衬底的同时提供用于使衬底平台倾斜的倾斜轴以进行两种操作。一种操作是在使衬底661倾斜以具有衬底表面和离子束照射方向之间的角θ的同时传送衬底的掺杂的方法，如图33B所示。另一种操作是以角θ用离子束照射如图33C所示倾斜和传送的衬底的方法。另外，当用离子束照射的同时，以某角度保持衬底平台并可以在一定环中变化它的角度。
本发明不局限于上述装置的结构。可以使用衬底传送辊支撑和传送倾斜衬底。在这种情况下，通过支撑构件例如传送辊支撑衬底的底部，并通过侧面导板支撑倾斜的底部部分。侧面导板通过支撑底部支承辊从该侧与衬底的底部接触来防止衬底在下面移动。
而且，本发明的掺杂装置包括离子会聚装置或者在常规离子掺杂技术中已知的离子质量分离器。
为了在保持衬底处于倾斜的位置的同时通过掺杂在栅电极下面形成杂质区，需要考虑TFT的配置。图31B简单地示出了在掺杂腔11中的衬底。如图31B所示，优选配置包括TFT的电路，以便根据沟道长度方向17移动用于使衬底倾斜的衬底平台。因此，要求根据用于决定衬底平台移动的倾斜轴16的位置来决定包括TFT的电路的配置。
图32A是在实施例模式中用于描述半导体器件的掺杂步骤的顶视图；图32B是顶视图32A的线I-J的剖面图；图32C和32D是顶视图32A的线G-H的剖面图。如图32A至32D所示，多个半导体层31、栅电极层32和栅绝缘层33形成在衬底30上。在本发明中，用杂质元素倾斜地掺杂半导体层31，以便杂质元素入射其表面的入射角具有角θ。使用平行于线I-J的倾斜轴使如图32A所示的衬底30倾斜。如图32C和32D所示用杂质元素35倾斜地掺杂倾斜的衬底30。然而，平行于倾斜轴的线1-J的剖面图32B示出了用杂质元素35掺杂半导体层31，以便杂质元素入射到其表面的入射角总是具有直角θb。是垂直于倾斜轴的线G-H的剖面图的图32C和32D示出了以对应于衬底30的倾斜角的角θc1或者角θc2倾斜地用杂质元素35掺杂半导体层31。通过改变角θc1和角θc2，可以形成不同于如图32C和32D所示的结构的杂质区34a和杂质区34b。
掺杂半导体层表面的杂质元素35的入射角θ优选是30至90°或者90°至150°。另外，优选将角θc1和角θc2之间的角度差设置在5°或更大。
如图1C所示，使用第一栅电极层205作为掩模，用赋予p型的杂质元素251掺杂半导体层。这里，以设定在30°至90°或者90°至150°的到表面的入射角θ1用赋予p型的杂质元素251掺杂半导体层102，从而形成了第一p型杂质区103a和第一p型杂质区103b。在该实施例模式中，将角θ1设定在30°至90°的范围内。倾斜于其表面，用赋予p型的杂质元素掺杂半导体层。因此，还掺杂了在半导体层102中由第一栅电极层205覆盖的区域，从而形成第一p型杂质区103b。然而，赋予p型的一些杂质元素被第一栅电极层205阻挡；因此，在用半导体层中的第一栅电极层205覆盖的区域中没有形成p型杂质区103a。因此，用赋予p型的杂质元素有选择地掺杂半导体层102，从而形成第一p型杂质区103a和第一p型杂质区103b(图1C)。实施掺杂，以便第一p型杂质区103a和第一p型杂质区103b包括约5×1017至5×1018/cm3浓度的赋予p型的杂质元素。另外，可以将其浓度设定在约5×1016至5×1017/cm3。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
在该实施例模式中，杂质区与具有插入其间的栅绝缘层的栅电极层重叠的区域称为Lov区，杂质区不与具有插入其间的栅绝缘层的栅电极层重叠的区域称为Loff区。参考图27A至27C和28A至28C说明薄膜晶体管的沟道长度L和在沟道长度方向上的Lov区2602a的长度Lov。在该实施例模式中，薄膜晶体管的沟道长度L和Lov区域2602a的长度lov如图27A中的那样被限定。基本上，栅电极层2600的这些长度和宽度具有该等式，即，宽度＝L+lov，如图27A所示。在用杂质元素掺杂衬底之后、在相对高的温度下通过加热工艺分散掺杂的杂质元素的情况下，沟道形成区2603的边界变得不清楚。图27A示出了区分边界的沟道形成区域2603的简单结构图。使用阴影和空白示出了图27A至27C；然而，这不意味着没有用杂质元素掺杂空白部分。这示出了在该区域中的杂质元素的浓度分布反映了掺杂状况。注意这与该说明的其他图表相同。因此，为了反映入射角θ1，如图1C所示描述了第一p型杂质区103a和第一杂质区103b的形状。
根据掺杂状况，如图27B中的虚线所示，浓度分布的顶点位于栅绝缘膜2601或者半导体层中的沟道形成区域2606的上部。在图27B中，与栅电极2600重叠的Lov区域2605a的长度lov和沟道形成区域2606的沟道长度L与图27A中的相同。
根据掺杂状况，如图27C中的虚线所示，浓度分布2607的顶点位于在半导体层之下的底部绝缘膜中或者衬底内。在这种情况下，栅电极2600的宽度不满足等式，栅电极的宽度＝L+Lov。由于在沟道形成区域2609和栅绝缘层2601之间的界面处形成沟道，所以沟道长度L具有如图27C所示的长度，且与栅电极层2600重叠的Lov区2068a表明是长度Lov的最长部分。在使用半导体衬底的情况下，因为半导体衬底的浓度分布在栅的底部部分处彼此重叠或者彼此很接近，所以仅仅通过具有长沟道长度的薄膜晶体管制造图27C所示的结构。
在图27A中，参照图28A至28C说明在Lov区2602a的横向和纵向中的杂质元素的浓度分布。图28A是图27A中说明的另一Lov区2602a的放大图。图28B示出了杂质元素在Lov区的深度方向(Y-Z)上的浓度分布。图28C示出了杂质元素在Lov区的横向(V-X到深度方向的垂直方向)上的浓度分布。
如图28B所示，在Lov区中的衬底侧和栅电极侧产生了浓度梯度。如图28C所示，在Lov区产生了浓度梯度。
如图27B和27C所示，在深度方向和横向上的浓度梯度示出了不同的分布。
如图1D所示，再次使用第一栅电极层205作为掩模，用赋予n型的杂质元素252掺杂半导体层。以几乎垂直于表面的入射角θ2用赋予n型的杂质元素251掺杂半导体层102，从而形成第一n型杂质区104a和第一n型杂质区104b。角θ2和角θ1之间的角度差在5°或更大。用赋予p型的杂质元素掺杂第一n型杂质区104a和第一n型杂质区104b；因此，为了将p型变为n型，需要用具有比赋予第一p型杂质区103a和第一p型杂质区103b的p型的杂质元素更高的浓度的n型杂质元素掺杂。通常，第一n型杂质区104a和第一n型杂质区104b包括赋予1×1017至5×1018cm3浓度的n型的杂质元素。在该实施例模式中，磷(P)用作赋予n型的杂质元素。
这里，使用第一栅电极层205，用赋予n型的杂质元素252以自对准方式掺杂半导体层102。与第一p型杂质区103b中的第一栅电极层205重叠的区域保持p型杂质区，而不用赋予n型的杂质元素252掺杂。因此，第二p型杂质区208形成在半导体层102中，第二p型杂质区208是Lov区域。另一方面，因为第一n型杂质区104a和第一n型杂质区104b没有被栅电极层205覆盖，所以它们是Loff区域。
接下来，在形成覆盖第一导电膜106、栅电极层205等的绝缘层之后，通过RIE(反应离子蚀刻)法的各向异性蚀刻处理该绝缘层，以采用自对准的方式在栅电极层205的侧壁上形成侧壁(侧壁间隔物)201(图1E)。这里，绝缘层没有特别地限制。然而，优选绝缘层包括形成的氧化硅，以具有被反应TEOS(四乙基硅酸酯(Tetra-Ethyl-Orso-Silicate))、硅烷、或者具有氧、一氧化二氮等的物质覆盖的良好步骤。可以通过热CVD方法、等离子体CVD方法、大气压力CVD方法、偏置ECR CVD方法、溅射方法等形成绝缘层。
在该实施例模式中，第一导电膜106起蚀刻停止层的作用以便形成具有叠层结构的栅电极层。接下来，使用第一栅电极层205和侧壁201作为掩模蚀刻第一导电膜106以形成第二栅电极层202。在该实施例模式中，使用了在第一导电膜106和第二导电膜107之间具有高蚀刻选择性的材料；因此，当蚀刻第一导电薄膜106时，可以使用第一栅电极层205作为掩模。在使用在第一导电膜106和第二导电膜107之间不具有高蚀刻选择性的材料的情况下，优选当形成侧壁201时，留下绝缘层，在第一栅电极层205等上方形成包括抗蚀剂的掩模。保护第一栅电极层205能够防止当蚀刻第一导电膜106时减小第一栅电极层205。蚀刻法包括已知的干法蚀刻和湿法蚀刻。在该实施例模式中，使用干法蚀刻法。注意Cl2，BCl3，SiCl4，和CCl4代表的氯基气体、CF4，SF6和NF3代表的氟基气体、或O2可以适当地用于蚀刻气体。
使用侧壁201和第一栅电极层205作为掩模，用赋予n型的杂质元素253以相对于半导体层表面垂直的入射角掺杂该半导体层102，从而形成了第二n型杂质区203a和第二n型杂质区203b(图2A)。这里，形成包括赋予约5×1019至5×1020/cm3浓度的n型杂质元素的第二n型杂质203a和第二n型杂质区203b。在该实施例模式中，磷(P)用作赋予n型的杂质元素。使用侧壁201作为掩模，将没有掺杂n型杂质元素的区域变成第三n型杂质区206a和第三n型杂质区206b。因为第三n型杂质区206a和第三n型杂质区206b被第二栅电极202覆盖，所以它们是Lov区域。注意沟道形成区域207形成在半导体层102上方(图2A)。
第二n型杂质区域203a和第二n型杂质区203b是每个都具有高浓度的赋予n型杂质元素的高浓度杂质区，它们起源区或者漏区作用。另一方面，第三n型杂质区206a和第三n型杂质区206b是低浓度杂质区。然后，由于第三n型杂质区206a和第三n型杂质区206b被第二栅电极层202覆盖，所以可以减轻靠近漏极的电场并控制由于热载流子导致的开态电流的退化。因此，可以形成能够高速操作的半导体器件。
为了激活杂质元素，可以进行热处理、强光照射、或者激光照射。栅绝缘膜的等离子体损伤或者栅绝缘膜和半导体层之间界面的等离子体损伤可以与激活同时恢复。
接下来，形成含氢的绝缘膜108作为钝化膜。通过等离子体CVD或者溅射用包括硅的绝缘膜将绝缘膜108形成为从100nm至200nm的厚度。绝缘膜108不局限于氮化硅膜和通过等离子体CVD形成的氧氮化硅(SiNO)薄膜，或者可以使用其它含硅的绝缘膜的单层或者多层。
而且，通过在氮气气氛之下、在300℃至550℃的温度下热处理1小时至12小时执行氢化半导体层的步骤。该步骤优选在400℃至500℃的温度下执行。该步骤是用于终止由于包含在绝缘膜108中的氢导致的半导体层的悬空键的步骤。
绝缘膜108包括选自氮化硅、氧化硅、氮氧化硅(SiON)、氧氮化硅(SiNO)、氮化铝(AlN)、氮氧化铝(AlON)、具有比氧含量更多的氮含量的氧氮化铝(AlNO)、氧化铝、类金刚石碳(DLC)、和包括碳膜(CN)的氮膜。可选地，其中通过允许硅(Si)和氧(O)彼此键合来构造骨架结构的材料，代替物至少包括氢，或者使用氟、烷基、和芳烃(典型地，硅氧烷聚合物)的至少一种。
然后，形成是层间绝缘膜的绝缘层109(图2B)。根据本发明，要求用于平面化的层间绝缘膜是非常耐热的和电绝缘的，并具有高的平面化系数。优选通过由旋涂法代表的使用液体的涂覆法形成上述层间绝缘膜。
在该实施例模式中，硅氧烷树脂用作绝缘层109的材料。该硅氧烷树脂对应于包括Si-O-Si键的树脂。硅氧烷包括由硅(Si)键和氧(O)键形成的骨架，其中包括作为代替物的至少含氢的有机基(例如，烷基或者芳烃)。可选择地，氟代基可以用作代替物。还可选地，荧光基和至少包括氢的有机基可以用作代替物。烘烤之后的膜称为包括烷基的氧化硅膜(SiOx)。包括烷基(的氧化硅膜SiOx)能够经得起300℃或更高的热处理。
浸洗液、喷涂、刮片、粘辊加工、幕涂加工、刮涂加工、CVD方法、旋涂方法、汽相淀积方法可以用于绝缘层109。另外，可以通过液滴排出方法形成绝缘层109。当应用液滴排出方法时，可以节省材料溶液。还可以使用像液滴排出方法的例如印刷方法(其中形成图案的方法，如丝网印刷或者平板印刷)等能够光刻或者描绘图案的方法。可以使用无机材料，在这种情况下，可以使用氧化硅、氮化硅和氮氧化硅。
除了其中通过键合硅(Si)和氧(O)组成骨架结构的绝缘膜之外，还可以使用由一种或者多种无机材料(氧化硅、氮化硅、氮氧化硅、氧氮化硅、PSG(磷玻璃)、BPSG(硼磷玻璃)、氧化铝膜等)；光敏或者非光敏有机材料(有机树脂材料)，例如(聚酰亚胺、丙烯、聚酰胺、聚酰亚胺、苯并环丁烯等等)；抗蚀剂；或者具有低介电常数的低k材料，或者使用这些材料的叠层形成的薄膜来形成绝缘层109。
在绝缘层109、绝缘膜108和栅绝缘层105中使用抗蚀剂掩模形成到达半导体层102的接触孔(开口部分)。根据所使用材料的选择性，可以一次或者多次实施蚀刻。在绝缘层109/绝缘层108和栅绝缘层105之间是高选择性的条件下实施第一次蚀刻，从而除去绝缘层109和绝缘层108的一部分。第二次蚀刻除去栅绝缘层105的一部分，从而形成到达是源区或者漏区的第二n型杂质区203a和第二n型杂质区203b的开口部分204。
在用于除去绝缘层109和绝缘膜108的一部分的第一蚀刻中，实施湿法蚀刻或者干法蚀刻。可以将惰性气体加到所使用的蚀刻气体中。可以使用He、Ne、Ar、Kr和Xe的一种元素或者多种元素用于所使用的惰性元素。特别地，优选使用具有比较大的原子半径和便宜的氩。在该实施例模式中，使用了CF4、O2、He和Ar。在干法蚀刻期间的蚀刻条件将CF4的流速设定在380sccm；O2的流速是290sccm；He的流速是500sccm；Ar的流速是500sccm；射频功率是3000W；和压强是25Pa。根据上述条件，可以减少腐蚀残余。
通过以约10％至20％的速度增加蚀刻时间，为了实施不在栅绝缘层105上留下残余物的蚀刻，可以实施过蚀刻。可以通过蚀刻绝缘层109仅一次或者通过蚀刻它几次来形成锥形形状。通过执行第二干法蚀刻，还以550sccm的CF4流速、450sccm的O2流速、350sccm的He流速、3000W的RF功率和25Pa的压强使用CF4、O2和He形成锥形形状。
通过第二蚀刻来腐蚀栅绝缘层105，以形成到达源区和漏区的开口部分。通过在蚀刻绝缘层109之后形成掩模或者通过使用蚀刻的绝缘层109作为掩模蚀刻绝缘膜108和栅绝缘层105来形成开口部分。使用CHF3和Ar作为蚀刻气体蚀刻栅绝缘层105。通过根据上述条件的蚀刻，腐蚀残余减少了，并可以形成几乎没有凹陷的平面接触孔。注意为了实施在半导体层上不留下残余物的蚀刻，优选以约10％至20％的速度增加蚀刻时间。
形成导电膜，然后蚀刻导电膜以形成电气连接每个源区或者漏区的一部分的源或者漏电极层112。该源或者漏电极层112与随后形成的布线等接触，并将薄膜晶体管连接到布线。可以通过PVD方法、CVD方法、汽相淀积方法等形成导电膜来形成源或者漏电极层112，并将导电膜蚀刻成希望的形状。可以通过液滴排出方法、印刷方法、电镀法等在预定位置形成导电层。而且，可以使用回流方法或者镶嵌方法。作为用于源或漏区层112的材料，可以使用金属例如Ag，Au，Cu，Ni，Pt，Pd，Ir，Rh，W，Al，Ta，Mo，Cd，Zn，Fe，Ti，Si，Ge，Zr，或者Ba；上述金属的合金；或者上述金属的金属氮化物。另外，可以采用这些材料的叠层结构。在本实施例模式中，叠置Ti、Al和Ti，并将该叠层图案化成形成源或者漏电极层112的希望形状。
通过上述步骤，第二层可以提供有具有是高浓度杂质区的第二n型杂质区203a和第二n型杂质区203b、是低浓度杂质区的第三n型杂质区206a和第三n型杂质区206b、第二p型杂质区208和沟道形成区207的薄膜晶体管150(图2D)。在图2D中，第二p型杂质区208的宽度D2优选5nm至200nm，第三n型杂质区206a和第三n型杂质区206b的宽度优选10nm至200nm。通过在上述范围内设置第二p型杂质区的宽度D2和第三n型杂质区206a的宽度D3来改变阈值，并可以制造能够截止电流的n型沟道薄膜晶体管。
在该实施例模式中，在p型沟道薄膜晶体管中形成低浓度p型杂质区；然而，以同样的方法在p型沟道薄膜晶体管中形成低浓度n型杂质区。另外，可以用赋予n型的杂质元素掺杂在该实施例模式中制造的n型沟道薄膜晶体管150中的第二p型杂质区208以形成n型杂质区。在这种情况下，在或者源侧或者漏侧的Lov区中形成具有n型杂质区的n型沟道薄膜晶体管。同样地，倾斜地掺杂p型沟道薄膜晶体管以形成p型杂质区，提供具有或者源侧或者漏侧的Lov区的p型杂质区的薄膜晶体管。
下列方法可以将薄膜晶体管150与图1A至1E和2A和2D所示的衬底100分离。作为分离的方法，可以指定1)该方法使用具有耐热性在约300至500℃的衬底作为衬底100，在衬底100和薄膜晶体管150之间提供金属氧化物膜，并使金属氧化物膜易碎以分离薄膜晶体管150；2)该方法在衬底100和薄膜晶体管148之间提供含氢的非晶态硅膜，并除去非晶态硅薄膜以分离薄膜晶体管150；3)该方法机械地除去提供有薄膜晶体管150的衬底100，或者通过用溶液或者气体例如CF3的蚀刻除去薄膜晶体管150以分离薄膜晶体管150等。另外，可以根据多个目的将分离的薄膜晶体管150粘贴到不同的材料上。可以使用市场上可买到的粘合剂例如像环氧树脂基胶粘剂或者树脂添加剂的粘合剂将薄膜晶体管150粘贴到柔性衬底上。
如上所述，通过将分离的薄膜晶体管150粘贴到柔性衬底上，可以制造薄的、重量轻的、和当落下时难以断开的半导体器件。另外，柔性衬底具有柔性性质；因此，可以将柔性衬底粘贴到曲面和凹面上，从而实现了各式各样的使用。另外，在该实施例模式中制造的薄膜晶体管具有侧壁结构；因此，LDD区也形成在具有亚微米结构的薄膜晶体管中。
在该实施例模式中，半导体层被提供有具有赋予不同导电类型的杂质元素的杂质区；因此，可以精密地控制薄膜晶体管的性质。这能够通过简要的步骤形成具有所需功能的薄膜晶体管并且低成本制造具有高可靠性和良好电特性的半导体器件。在该实施例模式中，薄膜晶体管是具有低浓度p型杂质区的n型沟道薄膜晶体管；因此，可以形成能够高速操作和减少功耗的半导体器件。
另外，可以使用结晶半导体膜形成在该实施例模式中制造的半导体器件；因此，可以不必使用昂贵的单晶半导体衬底形成半导体器件。因而，可以降低成本。另外，剥离在该实施例模式中制造的薄膜晶体管150并然后将其粘附到柔性衬底上，从而能够制造薄的半导体器件。
(实施例模式2)参照图1A至1E、2A至2D、29A和29B描述本发明的一个实施例模式。该实施例模式描述了被加到半导体层的杂质元素的不同的入射角θ1用于实施例模式1中制造的半导体器件的情况。然后，省略了相同的部分和具有相同功能的部分的重复说明。
如实施例模式1中所述，在衬底100上形成半导体层102、栅绝缘层105、导电薄膜106和第一栅电极层205。
在实施例模式1中，被加到半导体层的杂质元素的入射角θ1设定在30°至90°。在该实施例模式中，入射角θ1设定在90°至150°。用赋予p型的杂质元素651相对于半导体层表面倾斜地掺杂该半导体层。因此，还掺杂了在半导体层102中由第一栅电极层205覆盖的区域，从而形成了第一p型杂质区603a(图29A)。然而，赋予p型的一些杂质元素被第一栅电极层205阻挡；因此，第一p型杂质区603b没有形成在被第一栅电极层205覆盖的区域中。换句话说，在半导体层102中有选择地形成p型杂质区，从而形成了第一p型杂质区603a和第一p型杂质区603b(图29A)。实施掺杂以使得第一p型杂质区603a和第一p型杂质区603b包括约5×1017至5×1018/cm3浓度的赋予p型的杂质元素。另外，可以将其浓度设定在约5×1016至5×1017/cm3。在该实施例模式中，硼(B)用作赋予p型的杂质元素。
图29B示出了在该实施例模式中制造的薄膜晶体管650。在该实施例模式中，赋予p型的杂质元素651的入射角θ1设定在90°至150°；因此，在第三n型杂质区206a和沟道形成区207之间形成是低浓度p型杂质区的第二p型杂质区608。如上所述，控制到半导体层的入射角θ能够制造具有不同的杂质区结构的薄膜晶体管和控制薄膜晶体管的电特性。
根据本发明，半导体层被提供有具有赋予不同导电类型的杂质元素的杂质区；因此，可以精密地控制薄膜晶体管的性质。这能够通过简要步骤形成具有所需功能的薄膜晶体管并且低成本地制造具有高可靠性和良好电特性的半导体器件。在该实施例模式中，薄膜晶体管是具有低浓度p型杂质区的n型沟道薄膜晶体管；因此，可以形成能够高速操作和减少功耗的半导体器件。
(实施例模式3)参照图4A至4D和5A至5D描述本发明的一个实施例模式。该实施例模式描述了在栅电极层中的结构和在薄膜晶体管150的半导体层中的杂质区不同于在实施例模式1中制造的半导体器件的情况。然后，省略了相同部分和具有相同功能的部分的重复描述。
如在实施例模式1中，基膜101a和基膜101b作为基膜叠置在衬底100上，然后形成半导体层102。用激光照射非晶半导体膜以将其结晶，然后图案化所形成的结晶半导体薄膜以形成半导体层102。栅绝缘层105形成在半导体层102上方，并形成了第二导电薄膜107(图4A)。在实施例模式中，形成第一导电薄膜106以便栅电极层具有叠层结构；然而，在该实施例模式中，仅仅形成第二导电膜107以便栅电极层具有单一层结构。
将第二导电膜107蚀刻成如图3A至3F所示的细线，从而形成第一栅电极层205。使用第一栅电极层205作为掩模，用赋予p型的杂质元素251以倾斜于半导体层表面30°至90°或者90°至150°的入射角θ1掺杂半导体层102，从而形成第一p型杂质区103a和第一p型杂质区103b(图4B)。用赋予p型的杂质元素251倾斜地掺杂半导体层。因此，第一p型杂质区103b还形成在被半导体层102中的第一栅电极层205覆盖的部分中。然而，赋予p型的杂质元素251的一些被起掩模作用的第一栅电极层205阻挡；因此，在半导体层中的第一栅电极层205下面的区域中没有形成第一p型杂质区103a。
然后，使用第一栅电极层205作为掩模，以相对于半导体层表面的入射角θ2用赋予n型的杂质元素掺杂半导体层102，从而形成第一n型杂质区104a和第一n型杂质区104b(图4C)。角θ2和角θ1之间的角度差设定在5°或更大。用赋予p型的杂质元素掺杂了是第一n型杂质区104a和第一n型杂质区104b的区域；因此，为了将其变成n型杂质区，要求用赋予n型的杂质元素掺杂它们。没有用赋予n型的杂质元素252掺杂被半导体层中第一栅电极层覆盖的部分。理由是由于几乎垂直地加入杂质元素252，所以杂质元素252被第一栅电极层205阻挡。因此，留下了在被第一栅电极205覆盖的半导体层的一部分中形成的第一p型杂质区的一部分，并变成第二p型杂质区208。
通过在栅绝缘层105和第一栅电极层205上方形成绝缘层并实施各向异性蚀刻，在第一栅电极层205的侧面上形成侧壁201(图4D)。使用侧壁201和第一栅电极层205作为掩模，用赋予n型的杂质元素253以与半导体层表面的入射角θ2大约相同的入射角掺杂半导体层102，以形成第二n型杂质区203a和第二n型杂质区203b(图5A)。被侧壁覆盖的部分没有用赋予n型的杂质元素253掺杂，并变成是低浓度n型区的第三n型杂质区206a和第三n型杂质区206b。注意在半导体层102中形成沟道形成区207。因为第二n型杂质区203a和第二n型杂质区203b是高浓度杂质区，所以它们起源区或者漏区的作用。在栅电极层具有叠层结构的实施例模式1中，因为第三n型杂质区206a和第三n型杂质区206b被其间具有栅绝缘层105的第二栅电极202覆盖，所以它们是Lov区。在该实施例模式中第三n型杂质区206a和第三n型杂质区206b是Loff区，是因为第二栅电极层202没有形成于其上。如上所述，改变栅电极层的结构能够控制所形成的杂质区的结构。然后，可以将薄膜晶体管的性质设定为具有自由度。
通过热处理、激光辐照、或者用于激活杂质元素的方法适当地形成用于氢化的绝缘膜108。通过热处理实施氢化，然后形成绝缘层109(图5B)。与用于氢化的热处理一起实施用于激活杂质元素的热处理；因此，可以简化步骤。
在绝缘层109、绝缘膜108和栅绝缘层105中形成到达源区和漏区的开口部分(接触孔)204(图5C)。在开口部分204中形成与源区或者漏区接触的源或者漏电极层112。然后，在该实施例模式中形成薄膜晶体管150(图5D)。
根据本发明，半导体层提供有具有赋予不同导电类型的杂质元素的杂质区；因此，可以精密地控制薄膜晶体管的性质。这能够通过简要步骤形成具有所需功能的薄膜晶体管并低成本地制造具有高可靠性和良好电特性的半导体器件。在该实施例模式中，薄膜晶体管是具有低浓度p型杂质区的n型沟道薄膜晶体管；因此，可以形成能够高速操作和减少功耗的半导体器件。
结合实施例模式1和2的每一个执行该实施例模式。
(实施例模式4)参照图6A至6D、7A至7D、15A和15B描述本发明的一个实施例模式。该实施例模式描述了制造作为提供有实施例模式1中形成的薄膜晶体管150、n型沟道薄膜晶体管和在同一衬底上方的p型沟道薄膜晶体管的半导体器件的处理器例如CPU的实例。然后，省略了相同部分和具有相同功能的部分的重复说明。
如实施例模式1中所示，基膜301a和基膜301b作为基膜叠置在衬底300上，并形成半导体层302、半导体层303和半导体层304。用激光照射非晶半导体薄膜以使其结晶，然后图案化所形成的结晶半导体薄膜以形成半导体层302、半导体层303和半导体层304。在该实施例模式中，半导体层包括硅，并通过用激光照射非晶硅膜形成具有晶粒连续地生长的结晶硅膜。
参照图15A和15B描述该实施例模式中的半导体层的结晶方法。图I5A是在该实施例模式中提供有半导体层的衬底的透视图，图15B是图15A中的部分结晶半导体膜的区域808的放大图。图15B中的半导体层302、半导体层303和半导体层304相当于图6A至6D和7A至7D中的薄膜晶体管的半导体层。图6A至6D和7A至7D是图15B中线A-B和C-D的剖面图。
在衬底300上方形成基膜301a和基膜301b，并在基膜上方形成非晶半导体膜801。在图15A中，基膜301a和基膜301b一起称为基膜301。用激光802照射非晶半导体膜801以形成结晶半导体薄膜803。在该实施例模式中，如图15A所示，以80MHz的重复频率用脉冲激光照射非晶半导体薄膜801，从而形成具有向箭头所示的扫描方向804连续生长的晶粒的结晶半导体薄膜803。形成沿着扫描方向长延伸的单晶晶粒，从而改变它能够形成具有至少防止薄膜晶体管的载流子移动的小晶粒边界的半导体膜。
接下来，如图6A所示，通过光刻法在结晶半导体薄膜上方形成掩模，并使用掩模蚀刻结晶半导体薄膜的一部分，从而形成半导体层302、半导体层303和半导体层304。注意对半导体层302、半导体层303和半导体层304实施蚀刻，以便平行于激光802的扫描方向804形成随后形成的薄膜晶体管的沟道形成区。
如图15B所示，半导体层302、半导体层303和半导体层304的沟道形成区302a、和沟道形成区303a和沟道形成区304a分别平行于激光的扫描方向804。半导体层302起随后形成的p型沟道薄膜晶体管330的有源区的作用；半导体层303起随后形成的n型沟道薄膜晶体管331的有源区的作用；半导体层304起随后形成的具有低浓度p型杂质区的n型沟道薄膜晶体管的有源区的作用。
栅绝缘层395、第一导电膜396、和第二导电膜397形成在半导体层302、半导体层303和半导体层304上方(图6A)。在该实施例模式中，通过GRTA(气体快速热退火)方法在半导体层302、半导体层303和半导体层304上方形成作为第一绝缘膜的2至5nm厚的薄氧化硅膜。氮化硅膜、氧化硅膜和氮化硅薄膜叠置在第一绝缘膜上方并用作栅绝缘层395。通过溅射法，第一导电膜396包括TaN，第二导电膜397包括W。
将第二导电膜397蚀刻成如图3A至3F所示的细线，从而形成第一栅电极层305、第一栅电极层306和第一栅电极层307。形成包括抗蚀剂的掩模361以致覆盖半导体层302和半导体层303。
使用第一栅电极层307作为掩模，以相对于半导体层表面30°至90°或者90°至150°的入射角θ1用p型的杂质元素倾斜地掺杂半导体层304，从而形成第一p型杂质区308a和第一p型杂质区308b(图6B)。由于用赋予p型的杂质元素351倾斜地掺杂半导体层，所以第一p型杂质区308b还形成在被半导体层304中的第一栅电极层307覆盖的部分中。然而，赋予p的杂质元素351被起掩模作用的第一栅电极层307阻挡；因此，在半导体层304中的第一栅电极层307下面的区域中没有形成第一p型杂质区308a。实施掺杂以便使得第一p型杂质区308a和第一p型杂质区308b包括约5×1017至5×1018/cm3浓度的赋予p型的杂质元素。另外，可以将其浓度设定在约5×1016至1×1017/cm3。在该实施例模式中，硼(B)用作赋予p型的杂质元素。
接下来，除去掩模361，并形成包括抗蚀剂的掩模362以覆盖半导体层302。掩模362可以新形成或者可以通过处理掩模361形成。使用第一栅电极层306和第一栅电极层307作为掩模，以与半导体层表面几乎成90°的入射角θ2，用赋予n型的杂质元素掺杂半导体层303和半导体层304，从而形成第一n型杂质区309a、第一n型杂质区309b、第一n型杂质区310a和第一n型杂质区310b(图6C)。角θ2和角θ1之间的角度差设为5°或更大。用赋予p型的杂质元素掺杂了第一p型杂质区308a和第一p型杂质区308b；因此，为了变成n型杂质区，要求用赋予n型的杂质元素掺杂它们。第一n型杂质区309a、第一n型杂质区309b、第一n型杂质区310a和第一n型杂质区310b包括以1×1017至5×1018/cm3的浓度的赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。在半导体层303和半导体层304中被第一栅电极层306和第一栅电极层307覆盖的区域没有被杂质元素352掺杂。原因是因为几乎垂直地加入杂质元素352，所以杂质元素352被第一栅电极层306和第一栅电极层307阻挡。因此，在第一栅电极层307下面的第一p型杂质区的一部分留下，并变成第二p型杂质区324。形成第二p型杂质区324作为Lov区。
通过蚀刻等除去掩模362。在第一导电膜396、第一栅电极层305、第一栅电极层306和第一栅电极层307上方形成绝缘层，并实施各向异性蚀刻。然后，侧壁311、侧壁312和侧壁313形成在第一栅电极层305、第一栅电极层306和第一栅电极层307的侧面上。在该实施例模式中，使用氧化硅膜作为形成侧壁的绝缘层。接下来，使用第一栅电极层305、第一栅电极层306、第一栅电极层307、侧壁311、侧壁312和侧壁313作为掩模蚀刻第一导电薄膜396，从而形成第二栅电极层380、第二栅电极层381和第二栅电极层382(图6D)。在该实施例模式中，使用在第一导电膜396和第二导电膜397之间具有高的蚀刻选择性的材料；因此，当蚀刻第一导电薄膜396时，可以使用第一栅电极层305、第一栅电极层306和第一栅电极层307作掩模。在使用在第一导电膜396和第二导电膜397之间不具有高的蚀刻选择性的材料的情况下，当形成侧壁311、侧壁312和侧壁313时，优选绝缘层留在第一栅电极层305、第一栅电极层306和第一栅电极层307上，保护膜形成在栅电极上方，或者包括抗蚀剂的掩模形成在第一栅电极层305、第一栅电极层306和第一栅电极层307上方。当蚀刻第一导电薄膜396时，保护第一栅电极层305、第一栅电极层306和第一栅电极层307可以防止减少第一栅电极层305、第一栅电极层306和第一栅电极层307。
形成包括抗蚀剂的掩模363以覆盖半导体层302。使用侧壁312、侧壁313、第一栅电极层306和第一栅电极层307作掩模，用赋予n型的杂质元素353以与半导体层303和半导体层304表面接近垂直的入射角掺杂半导体层303和半导体层304，从而形成第二n型杂质区314a、第二n型杂质区314b、第二n型杂质区315a和第二n型杂质区315b(图7A)。被侧壁覆盖的半导体层的部分没有用赋予n型的杂质元素353掺杂；因此，它们变成作为低浓度n型杂质区的第三n型杂质区320a、第三n型杂质区320b、第三n型杂质区322a和第三n型杂质区322b。同样，在半导体层303和半导体层304中形成沟道形成区321和沟道形成区323。第二n型杂质区314a、第二n型杂质区314b、第二n型杂质区315a和第二n型杂质区315b是高浓度杂质区；因此，它们起源区或者漏区作用。这里，第二n型杂质314a、第二n型杂质314b、第二n型杂质315a和第二n型杂质315b包括约5×1019至5×1020/cm3的浓度的赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。
另一方面，是低浓度杂质区的第三n型杂质区320a、第三n型杂质区320b、第三n型杂质区322a和第三n型杂质区322b是被第二栅电极层381和第二栅电极层382覆盖的Lov区。因此，可以减小与漏极相邻的电场，并可以控制由于热载流子引起的开态电流的恶化。因此，可以形成能高速操作的半导体器件。
形成包括抗蚀剂的掩模364以覆盖半导体层303和半导体层304。使用掩模364、侧壁311和第一栅电极层305作掩模，以与半导体层302表面垂直的入射角，用赋予p型的杂质元素354掺杂半导体层302，以形成第三p型杂质区316a和第三p型杂质区316b(图7B)。这里，实施掺杂以便使得第三p型杂质区316a和第三p型杂质区316b包括约1×1020至5×1021/cm3的浓度的赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
使用第一栅电极层305作为掩模，蚀刻通过除去侧壁311暴露的第二栅电极层380的一部分。然后，形成具有与第一栅电极层305适当相同宽度的第二栅电极层383。当栅绝缘层395由在蚀刻步骤中与侧壁311相同的材料形成时，可以形成用于覆盖除了侧壁311和第一栅电极层305的栅绝缘层395的掩模。
形成包括抗蚀剂的掩模365，以覆盖半导体层303和半导体层304。掩模365可使用掩模364而不用除去它形成，可以通过处理掩模364形成，或者当然可以重新形成。使用掩模365和第一栅电极层305作为掩模，以与半导体层302表面垂直的入射角用赋予p型的杂质元素355掺杂半导体层302，从而形成第四p型杂质区317a、第四p型杂质区317b、第五p型杂质区318a和第五p型杂质区318b(图7C)。这里，实施掺杂以便使得第四p型杂质区317a和第四p型杂质区317b包括浓度在约1×1020至5×1021/cm3的赋予p型的杂质元素。实施掺杂以便使得第五p型杂质区318a和第五p型杂质区318b包括浓度在约5×1018至5×1019/cm3的赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。注意在半导体层302中形成了沟道形成区319。
第四p型杂质区317a和第四p型杂质区317b是高浓度杂质区；因此，它们起源区或者漏区的作用。另一方面，是低浓度杂质区的第五p型杂质区318a和第五p型杂质区318b是没有被栅电极层覆盖的Loff区。因此，可以减小靠近漏极的电场，并可以防止由于热载流子注入引起的恶化，另外，可以减小截止态电流。由此，形成具有高可靠性和低功耗的半导体器件。
为了激活杂质元素执行热处理、激光辐照等，然后形成用于氢化的绝缘膜325。通过热处理实施氢化以形成绝缘层326。可以在氢化的热处理中实施用于激活杂质元素的热处理；因此，可以简化步骤。
在绝缘层326、绝缘膜325和栅绝缘层395中形成到达源区和漏区的开口部分(接触孔)。在开口部分中形成每个与源区或者漏区接触的源或者漏电极层328a、源或者漏电极层328b、源或者漏电极层329a、源或者漏电极329b、源或者漏电极层327a和源或者漏电极层327b(图7D)。然后，形成p型沟道薄膜晶体管330、n型沟道薄膜晶体管331、和具有p型杂质区332的n型沟道薄膜晶体管，并形成使用它们的半导体器件。在该实施例模式中，制造了具有CMOS电路的处理器(系统处理器)和在同一衬底上其性质被控制的薄膜晶体管。
根据本发明，半导体层被提供有具有赋予不同导电类型的杂质元素的杂质区；因此，可以精确地控制薄膜晶体管的性质。这能够实现通过简要的步骤形成所需功能的薄膜晶体管以及以低成本地制造具有高可靠性和良好电特性的半导体器件。也就是说，强调高速操作的功能电路等例如CPU(处理器)、DRAM、图像处理电路、或者音频处理电路和强调高耐压性的驱动电路等例如缓冲电路、移位寄存器电路、电平移动电路和采样电路形成在同一衬底上。因而，能够在同一衬底上制造具有不同功能和结构的元件的半导体器件，如系统LSI。在该实施例模式中，薄膜晶体管是具有低浓度p型杂质区的n沟道薄膜晶体管；因此，可以形成能够高速操作并减少功耗的半导体器件。
结合每个实施例模式1至3实施该实施例模式。
(实施例模式5)参考图8A至8C、9A至9C以及图10A和10B描述本发明的实施例模式。该实施例模式描述了在实施例模式3中制造的半导体器件中形成每个都具有低浓度p型杂质区的两个n沟道薄膜晶体管的实例。然后，省略了相同部分和具有相同功能的部分的重复描述。
如实施例模式3所示，叠置基膜301a和基膜301b作为衬底300上的基膜，并形成了半导体层302、半导体层303、半导体层304和半导体层370。用激光照射非晶半导体膜以使其结晶，然后图案化形成的结晶半导体膜以形成半导体层302、半导体层303、半导体层304和半导体层370。在该实施例模式中，半导体层包括硅，并通过用激光照射非晶硅膜形成具有连续生长的晶粒的结晶硅膜。注意到形成半导体层302、半导体层303和半导体层304以及半导体层370，使得平行激光的扫描方向形成随后形成的薄膜晶体管的沟道形成区。
在半导体层302、半导体层303和半导体层304以及半导体层370的上方形成栅绝缘层395，以形成第一导电膜396和第二导电膜397(图8A)。在该实施例模式中，通过GRTA(气体快速热退火)法，在半导体层302、半导体层303、半导体层304以及半导体层370的上方形成2至5nm厚的薄氧化硅膜作为第一绝缘膜。在第一绝缘膜的上方叠置氮化硅膜、氧化硅膜和氮化硅膜以用作栅绝缘层395。通过溅射法，第一导电膜396包括TaN，第二导电膜397包括W。
蚀刻第二导电膜397使其为如图3A至3F所示的细线，由此形成第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371。形成包括抗蚀剂的掩模361，使其覆盖半导体层302和半导体层303。
利用第一栅电极层307和371作为掩模，用赋予p型的杂质元素351以与半导体层304和半导体层370的表面倾斜30°至90°或90°至150°的入射角θ1掺杂半导体层304和半导体层370，由此形成了第一p型杂质区308a、第一p型杂质区308b、第一p型杂质区385a和第一p型杂质区385b(图8B)。由于用赋予p型的杂质元素351倾斜地掺杂半导体层，所以在覆盖有半导体层304和半导体层370中的第一栅电极层307和第一栅电极层371的部分中也形成了第一p型杂质区308b和第一p型杂质区385b。然而，通过用作掩模的第一栅电极层307和第一栅电极层371阻挡赋予p型的杂质元素351；因此，在第一栅电极层307和第一栅电极层371下面的半导体层304和半导体层370的部分中没有形成第一p型杂质区308a和第一p型杂质区385a。进行掺杂，使得第一p型杂质区308a、第一p型杂质区308b、第一p型杂质区385a和第一p型杂质区385b包括浓度约为5×1017至5×1018/cm3的赋予p型的杂质元素。另外，可将其浓度设定为约5×1016至1×1017/cm3。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
在该实施例模式中，在具有半导体层304的薄膜晶体管中，在第一p型杂质区308b中的区域为漏区；以及在具有半导体层370a的薄膜晶体管中，在第一p型杂质区385b中的区域为源区。当半导体层的沟道形成区设置成与激光的扫描方向平行且利用栅电极层作为掩模，用杂质元素从一个方向倾斜地掺杂半导体层时，可以在沟道形成区与源区和漏区中的仅一个之间形成具有与薄膜晶体管导电性不同导电性的杂质区。根据本发明，通过相同的步骤，可以形成在沟道形成区和源区之间具有一个不同导电类型的一个不同导电杂质区的薄膜晶体管，以及在沟道形成区和漏区之间具有一个不同导电类型的一个导电杂质区的薄膜晶体管。通过连接布线等自由地设置形成哪个高浓度杂质区作为源区或漏区，且本发明可以充分地适应于任一电路。如此，可以控制更微小的薄膜晶体管的性质和制造变化的薄膜晶体管。因此，可以高可靠性地制造高精确度的半导体器件，其需要具有不同功能的多个电路。
接下来，移除掩模361，并形成包括抗蚀剂的掩模362来覆盖半导体层302。掩模362可以是新地形成或可以通过处理掩模361形成。利用第一栅电极层306、第一栅电极层307和第一栅电极层371作为掩模以相对半导体层303、半导体层304和半导体层370表面的入射角θ2，用赋予n型的杂质元素掺杂半导体层303、半导体层304和半导体层370，由此形成了第一n型杂质区309a、第一n型杂质区309b、第一n型杂质区310a、第一n型杂质区310b、第一n型杂质区372a和第一n型杂质区372b(图8C)。角θ2和角θ1之间的角度差设定为5°或以上。已用赋予p型的杂质元素掺杂了第一p型杂质区308a、第一p型杂质区308b、第一p型杂质区385a和第一p型杂质区385b；因此，为了改变成n型杂质区，需要用赋予n型的杂质元素掺杂它们。形成第一n型杂质区309a、第一n型杂质区309b、第一n型杂质区310a、第一n型杂质区310b、第一n型杂质区372a和第一n型杂质区372b，以包括浓度为1×1017至5×1018/cm3的赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。没有用杂质元素352掺杂半导体层303、半导体层304和半导体层370中的、覆盖有第一栅电极层306、第一栅电极层307和第一栅电极层371的区域。其原因是，由于几乎垂直地添加杂质元素352，所以杂质元素352被第一栅电极层306、第一栅电极层307和第一栅电极层371阻挡了。因此，第一栅电极层307和第一栅电极层371下面的第一p型杂质区的一部分被留下，并变成了第二p型杂质区324和第二p型杂质区377。形成第二p型杂质区324和第二p型杂质区377作为Lov区。
通过蚀刻等除去掩模362。在第一导电膜396、第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371的上方形成绝缘膜，然后进行各向异性蚀刻。然后，在第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371的侧表面上形成侧壁311、侧壁312、侧壁313和侧壁373。在该实施例模式中，使用氧化硅膜作为用于形成侧壁的绝缘层。接下来，利用第一栅电极层305、第一栅电极层306、第一栅电极层307、第一栅电极层371、侧壁311、侧壁312、侧壁313和侧壁373作掩模，蚀刻第一导电膜396，由此形成了第二栅电极层380、第二栅电极层381、第二栅电极层382和第二栅电极层379(图9A)。在该实施例模式中，使用了在第一导电膜396和第二导电膜397之间具有高蚀刻选择性的材料；因此，当蚀刻第一导电膜396时，可以使用第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371作掩模。在使用在第一导电膜396和第二导电膜397之间不具有高蚀刻选择性的材料的情况下，当形成侧壁311、侧壁312、侧壁313和侧壁373时，优选将绝缘层留在第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371的上方；在栅电极层的上方形成保护膜；或在第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371的上方形成包括抗蚀剂的掩模。当蚀刻第一导电膜396时，保护第一栅电极层305、第一栅电极层306、第一栅电极层307和第一栅电极层371可以防止第一栅电极层减少。
形成包括抗蚀剂的掩模363以覆盖半导体层302。利用侧壁312、侧壁313、侧壁373、第一栅电极层306、第一栅电极层307和第一栅电极层371作为掩模，以相对半导体层303、半导体层304和半导体层370的表面接近垂直的入射角度，用赋予n型的杂质元素353掺杂半导体层303、半导体层304和半导体层370，由此形成了第二n型杂质区314a、第二n型杂质区314b、第二n型杂质区315a、第二n型杂质区315b、第二n型杂质区374a和第二n型杂质区374b(图9B)。没有用赋予n型的杂质元素353掺杂覆盖有侧壁的半导体层的一部分；因此，该半导体层变成了第三n型杂质区320a、第三n型杂质区320b、第三n型杂质区322a、第三n型杂质区322b、第三n型杂质区375a和第三n型杂质区375b。注意到在半导体层303、半导体层304和半导体层370中分别形成了沟道形成区321、沟道形成区323和沟道形成区376。第二n型杂质区314a、第二n型杂质区314b、第二n型杂质区315a、第二n型杂质区315b、第二n型杂质区374a和第二n型杂质区374b是高浓度的杂质区；因此，它们用作源区或漏区。在该实施例模式中，在形成第二p型杂质区324的一侧上的第二n型杂质区315b是漏区，且在形成第二p型杂质区377的一侧上的第二n型杂质区374b是源区。因此，第二n型杂质区315a用作源区，且第二n型杂质区374a用作漏区。在此，形成第二n型杂质区314a、第二n型杂质区314b、第二n型杂质区315a、第二n型杂质区315b、第二n型杂质区374a和第二n型杂质区374b，以包括浓度约为5×1019至5×1020/cm3的赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。
另一方面，其为低浓度杂质区的第三n型杂质区320a、第三n型杂质区320b、第三n型杂质区322a、第三n型杂质区322b、第三n型杂质区375a和第三n型杂质区375b是被第二栅电极层381、第二栅电极层382和第二栅电极层379覆盖的Lov区。因此，可以减小与漏极邻接的电场，且可以控制由于热载流子引起的开态电流的恶化。由此，可以形成能够高速度操作的半导体器件。
形成包括抗蚀剂的掩模364以覆盖半导体层303、半导体层304和半导体层370。利用掩模364、侧壁311和第一栅电极层305作掩模，以相对半导体层302的表面接近垂直的入射角度、用赋予p型的杂质元素354掺杂半导体层302，以形成第三p型杂质区316a和第三p型杂质区316b(图9C)。在此，进行掺杂，使得第三p型杂质区316a和第三p型杂质区316b包括浓度约为1×1020至5×1021/cm3的赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
通过除去侧壁311暴露出部分第二栅电极层380，并利用第一栅电极层305作掩模对其进行蚀刻。然后，形成具有与第一栅电极层305的宽度近似相同的第二栅电极层383。当在该蚀刻步骤中栅绝缘层395由与侧壁311相同的材料形成时，可形成覆盖除了侧壁311和第一栅电极层305之外的栅绝缘层395的掩模。
形成包括抗蚀剂的掩模365，以覆盖半导体层303、半导体层304和半导体层370。掩模365可利用掩模364而不除去掩模364来形成，当然可通过处理掩模364形成，或者可以是新形成的。利用掩模365和第一栅电极层305作掩模，用赋予p型的杂质元素355以相对于半导体层302表面接近垂直的入射角度掺杂半导体层302，由此形成了第四p型杂质区317a、第四p型杂质区317b、第五p型杂质区318a和第五p型杂质区318b(图10A)。在此，进行掺杂，使得第四p型杂质区317a和第四p型杂质区317b包括浓度约为1×1020至5×1021/cm3的赋予p型的杂质元素。并且进行掺杂，使得第五p型杂质区318a和第五p型杂质区318b包括浓度约为5×1018至5×1019/cm3的赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。注意在半导体层302中形成了沟道形成区319。
第四p型杂质区317a和第四p型杂质区317b是高浓度杂质区；因此，它们中每个都用作源区或漏区。另一方面，其为低浓度杂质区的第五p型杂质区318a和第五p型杂质区318b是未被栅电极层覆盖的Loff区。因此，可以减小与漏极邻接的电场，且可以防止由于热载流子引起的恶化，另外，可以减小截止态电流。由此，可以形成具有高可靠性和低功耗的半导体器件。
进行热处理、激光照射等用于激活杂质元素，并形成了用于氢化的绝缘膜325。通过热处理进行氢化，并形成了绝缘层326。可在用于氢化的热处理中进行激活杂质元素的热处理；因此，可以简化步骤。
在绝缘层326、绝缘膜325和栅绝缘膜395中形成了到达源区和漏区的开口部分(接触孔)。在开口部分中形成了与源区或漏区接触的源或漏电极层328a、源或漏电极层328b、源或漏电极层329a、源或漏电极层329b、源或漏电极层327a、源或漏电极层327b、源或漏电极层398a、以及源或漏电极层398b(图10B)。在该实施例模式中，源或漏电极层327a变成了源电极层，且源或漏电极层327b变成了漏电极层。另一方面，源或漏电极层398a变成了漏电极层，且源或漏电极层398b变成了源电极层。从而，形成了p沟道薄膜晶体管330、n沟道薄膜晶体管331、在沟道形成区和漏区之间具有低浓度p型杂质区的n沟道薄膜晶体管332、以及在沟道形成区和源区之间具有低浓度p型杂质区的n沟道薄膜晶体管378，并形成了使用上述晶体管的半导体器件。在该实施例模式中，制造了处理器，其具有CMOS电路和同一衬底上控制性质的薄膜晶体管。
根据本发明，半导体层提供了具有赋予不同导电类型的杂质元素的杂质区；因此，可以精密地控制薄膜晶体管的性质。这能够实现由简单的步骤形成具有所需功能的薄膜晶体管、以及以低成本制造具有高可靠性和更好电特性的半导体器件。即，可以在同一衬底的上方形成具有高速度操作的功能电路等，如处理器、DRAM、图象处理电路或音频处理电路，以及具有高耐压的驱动电路等，如缓冲电路、移位寄存器电路、电平移动电路和采样电路。因此，可以在同一衬底的上方制造具有各种功能的元件和结构的半导体器件，如系统LSI。在该实施例模式中，薄膜晶体管是具有低浓度p型杂质区的n沟道薄膜晶体管；因此，可以形成能够高速度操作和减少功耗的半导体器件。
该实施例模式可以与实施例模式1至4中的每一个结合实施。
(实施例模式6)参考图8A至8C、9A至9C、10A至10B和30A至30C描述本发明的实施例模式。该实施例模式描述了在使用实施例模式3制造的半导体器件中形成每个具有低浓度p型杂质区的两个n沟道薄膜晶体管的实例。然后，省略了相同部分和具有相同功能的部分的重复描述。
在实施例模式5中，每个具有相同结构的杂质区的薄膜晶体管在源区或漏区中制作不同，由此制造了每个具有低浓度p型杂质区的两个n沟道薄膜晶体管，该两个n沟道薄膜晶体管的性质不同。在该实施例模式中，控制添加杂质元素的入射角，并形成了杂质区以具有不同的结构，由此制造了每个具有性质不同的低浓度p型杂质区的两个n沟道薄膜晶体管。
在实施例模式5中，如图8B所示，当形成第一p型杂质区308a、第一p型杂质区308b、第一p型杂质区385a和第一p型杂质区385b时，用赋予p型的杂质元素、以30°至90°的入射角θ1掺杂半导体层。在该实施例模式中，通过不同的步骤，用赋予p型的杂质元素、以不同的入射角掺杂半导体层304和半导体层370。
如图30A所示，首先，形成掩模361a和361b以覆盖半导体层302、303和370。用赋予p型的杂质元素951、以相对于半导体层304表面的入射角θ1掺杂半导体层304。利用第一栅电极层307作掩模，用赋予p型的杂质元素951、以相对于半导体层304的表面30°至90°的入射角θ1倾斜地掺杂半导体层304，由此形成了第一p型杂质区308a和第一p型杂质区308b(图30A)。由于用赋予p型的杂质元素951倾斜地掺杂半导体层，所以在被半导体层304中的第一栅电极层307覆盖的部分中也形成了第一p型杂质区308b。然而，赋予p型的杂质元素351被用作掩模的第一栅电极层307阻挡；因此，在第一栅电极层307下面的部分半导体层304中没有形成第一p型的杂质区308a。
接下来，除去掩模361b，并形成掩模366以覆盖半导体层302、半导体层303和半导体层304。用杂质元素356、以相对于半导体层370的表面的入射角θ3掺杂半导体层370。利用第一栅电极层371作掩模，用赋予p型的杂质元素356、以相对于半导体层370的表面90°至150°的入射角θ3倾斜地掺杂半导体层370，由此形成了第一p型杂质区985a和第一p型杂质区985b(图30B)。由于用赋予p型的杂质元素356倾斜地掺杂了半导体层，所以在被半导体层370中的第一栅电极层371覆盖的部分中也形成了第一p型杂质区985a。然而，赋予p型的杂质元素356被用作掩模的第一栅电极层371阻挡；因此，在被第一栅电极层371覆盖的部分底半导体层370中没有形成第一p型杂质区985b。
在此，进行掺杂，使得第一p型杂质区308a、第一p型杂质区308b、第一p型杂质区985a和第一p型杂质区985b包括浓度约为5×1017至5×1018/cm3的赋予p型的杂质元素。另外，可将其浓度设定为约5×1016至1×1017/cm3。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
由此，通过改变添加赋予p型的杂质元素的入射角θ，可以改变在半导体层304和半导体层370中形成第一p型杂质区的部分。
图30C示出了在该实施例模式中制造的半导体器件。在该实施例模式中，形成了p沟道薄膜晶体管330、n沟道薄膜晶体管331、具有p型杂质区的n沟道薄膜晶体管332和具有p型杂质区的n沟道薄膜晶体管978，并形成了使用上述晶体管的半导体器件。
在该实施例模式中制造的薄膜晶体管332具有第二p型杂质区324，第二p型杂质区324是在沟道形成区323和第三n型杂质区322b之间的低浓度p型杂质区。另一方面，在该实施例模式中制造的薄膜晶体管978具有第二p型杂质区977，第二p型杂质区977是在沟道形成区376和第三n型杂质区375a之间的低浓度p型杂质区。
当平行于激光的扫描方向设置半导体层的沟道形成区并利用栅电极层作掩模、从一个方向以每个步骤中不同的角度倾斜地用杂质元素掺杂的半导体层时，在源区和漏区中的仅一个旁边形成具有不同于薄膜晶体管的导电性的一个导电性的杂质区。根据本发明，可以在同一衬底的上方形成在源区旁边具有一个不同导电类型的一个不同导电杂质区的薄膜晶体管和在漏区旁边具有一个不同导电类型的一个导电杂质区的薄膜晶体管。如此，能够控制更微小的薄膜晶体管的性质和制造变化的薄膜晶体管。因此，可以高可靠性地制造高精确度的半导体器件，其需要具有不同功能的多个电路。
该实施例模式可以与实施例模式1至5中的每一个结合实施。
(实施例模式7)参考图11A至11D、12A至12C、13A和13B以及图14A和14B描述本发明的实施例模式。该实施例模式描述了在实施例模式4中制造的半导体器件中形成半导体非易失性存储元件(以下，称为存储晶体管)的实例。此外，省略了相同的部分和具有相同功能的部分的重复描述。
与实施例模式4中的一样，在衬底400的上方叠置基膜401a和基膜401b作为基膜，然后形成半导体层402、半导体层403、半导体层404和半导体层405。用激光照射非晶半导体膜以使其结晶，然后图案化形成的结晶半导体膜以形成半导体层402、半导体层403、半导体层404和半导体层405。在该实施例模式中，半导体层包括硅，并通过照射非晶硅膜形成了具有连续生长的晶粒的结晶硅膜。注意形成了半导体层402、半导体层403、半导体层404和半导体层405，使得平行于激光的扫描方向形成了随后形成的薄膜晶体管的沟道形成区。在该实施例模式中，使用重复频率为80MHz的脉冲激光作为激光。形成了沿着激光的扫描方向长距离延伸的单晶晶粒，由此能够形成具有小晶粒界面的半导体膜，至少其防止了薄膜晶体管的载流子移动。
在半导体层402、半导体层403、半导体层404、半导体层405和衬底400的上方形成绝缘膜480、绝缘膜481、绝缘膜482和绝缘膜483，然后在其上形成绝缘膜406。在其上形成的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和绝缘膜406的叠层优选形成为1至100nm的厚度，更优选1至10nm，进一步更优选2至5nm。在其上形成的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和绝缘膜406用作存储晶体管中的隧穿氧化膜和薄膜晶体管中的部分栅绝缘膜。从而，当形成于其上的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和绝缘膜406较薄时隧穿电流易于流动，且可以进行这种高速度的操作。形成于其上的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和绝缘膜406的厚度越薄，浮置栅电极中需要存储电荷的电压就越低。结果，会减小其后形成的半导体器件的功耗。
作为形成于其上的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483的形成方法，使用GRTA法、LRTA法等氧化半导体区的表面以形成热氧化膜，并可以形成具有薄厚度的这种绝缘膜。可选地，可以使用CVD法、涂敷法等。作为绝缘膜406，可以使用氧化硅膜、氮化硅膜、氮氧化硅膜或氧氮化硅膜。而且，绝缘膜406可以形成为具有通过在衬底400的上方叠置氧化硅膜和氮化硅膜或者在衬底400的上方叠置氧化硅膜、氮化硅膜和氧化硅膜形成的叠层结构。
在该实施例模式中，形成氧化硅膜作为绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483，并形成氮化硅膜作为绝缘膜406。在除去形成于半导体层402、半导体层403、半导体层404和半导体层405表面上的自然氧化膜之后，将半导体层402至405暴露到含羟基的臭氧水中达几十秒钟至几分钟，并在半导体层402、半导体层403、半导体层404和半导体层405的表面上形成了氧化硅膜。然后，通过GRTA法使氧化硅膜变得微小，并形成绝缘膜480、绝缘膜481、绝缘膜482和绝缘膜483使其每个具有1至20nm的膜厚。该方法能够以短时间和高的热量实现该工艺；因此，在没有使衬底扩展和缩短的条件下，可以形成微小的且薄膜的晶体管。接下来，在氧化硅膜的上方形成1至5nm膜厚的氧氮化硅膜作为绝缘膜406。
在绝缘膜406的上方分散导电颗粒或半导体颗粒(以下，分散颗粒)407(图11A)。作为分散颗粒的制造方法，可以使用公知的方法，如溅射法、等离子体CVD法、LPCVD法、气相淀积法或液滴排出法。由于当通过等离子体CVD法、LPCVD法、气相淀积法或液滴排出法形成分散的颗粒来形成绝缘膜406时可以使绝缘膜406缓冲，所以可以防止绝缘膜406的缺陷产生。结果，可以制造具有高可靠性的半导体器件。可以在通过前述的方法形成导电膜或半导体膜以使其蚀刻成所希望的形状之后形成分散颗粒。每个分散颗粒的尺寸是0.1至10nm，优选2至5nm。作为导电颗粒的材料，可以使用金、银、铜、钯、铂、钴、钨、镍等。作为半导体颗粒的材料，可以使用硅(Si)、锗(Ge)或硅锗合金等。在该实施例模式中，在此，通过等离子体CVD法形成硅微晶作为分散颗粒407(图11A)。
在分散颗粒407和绝缘膜406的上方形成绝缘膜。作为绝缘膜，通过等离子体CVD法形成具有10至20nm膜厚的氮化硅膜或氧氮化硅膜。
接下来，在将成为存储晶体管的半导体层402上方的分散颗粒407上形成掩模。
利用掩模蚀刻了分散颗粒407和绝缘膜的一部分。作为除去绝缘膜和分散颗粒407的方法，可以使用公知的蚀刻法，如干法蚀刻法或湿法蚀刻法。在该实施例模式中，通过干法蚀刻法除去绝缘膜以暴露出分散颗粒407。当在提供有分散颗粒407的绝缘膜406的厚度为薄的情况下使用干法蚀刻时，通过等离子体轰击在绝缘膜406中会产生缺陷。从而，优选通过湿法蚀刻法除去分散颗粒407。在此，通过使用NMD3溶液(含0.2至0.5％四甲基氢氧化铵的水溶液)的湿法蚀刻法除去其为分散颗粒的硅微晶。然后，形成具有浮置栅电极410的绝缘膜408。
浮置栅电极包括分散的颗粒。从而，在用作隧穿氧化膜的绝缘膜406中出现缺陷的情况下，可以防止浮置栅电极中存储的所有电荷流出形成对半导体区的缺陷。结果，可以制造具有高可靠性的半导体存储晶体管。
在除去掩模后，在绝缘膜406的上方形成绝缘膜409，并形成了与浮置栅电极410接触的绝缘膜408(图11B)。绝缘膜409优选形成具有1至100nm厚，更优选10至70nm，且进一步更优选10至30nm。需要绝缘膜409保持与浮置栅电极410和其后在存储晶体管中形成的栅电极层隔离。从而，优选绝缘膜409形成为具有不会引起在浮置栅电极层410和栅电极层之间没有增加露电流的厚度。绝缘膜409可以由氧化硅膜、氮化硅膜、氮氧化硅膜或氧氮化硅膜与绝缘膜406一起形成。可选地，可以形成绝缘膜409，以具有通过在衬底400的上方叠置氧化硅膜和氮化硅膜或者在衬底400的上方叠置氧化硅膜、氮化硅膜和氧化硅膜形成的叠层结构。由于栅绝缘膜和半导体区之间的界面态降低了，所以氧化硅膜优选形成在半导体区上。在此，通过叠置10nm厚的氧化硅膜和20nm厚的氮化硅膜形成叠层结构作为绝缘膜409。
在形成绝缘膜409之后，可以在分散颗粒和覆盖分散颗粒的掩模图案的上方形成第二浮置栅电极。而且，可以通过重复相似的工艺来叠置多个浮置栅电极。
在绝缘膜409的上方形成包括钨(W)的导电膜。在该实施例模式中，使用钨(W)作为栅电极层。将导电层蚀刻为如图3A至3F所示的薄线，由此形成了栅电极层411、栅电极层412、栅电极层413和栅电极层414(图11C)。然后，形成包括抗蚀剂的掩模461，以覆盖半导体层402、半导体层403和半导体层404。
利用栅电极层414作掩模，用赋予p型的杂质元素451以相对于半导体层405的表面设定在30°至90°或90°至150°的入射角θ1倾斜地掺杂半导体层405，由此形成了第一p型杂质区415a和第一p型杂质区415b(图11D)。由于用赋予p型的杂质元素451倾斜地掺杂半导体层，所以半导体层405中被栅电极层414覆盖的部分也被掺杂了。然而，赋予p型的杂质元素451被用作掩模的栅电极层414阻挡；因此，在半导体层405中的被第一栅电极层414覆盖的部分中没有形成第一p型杂质区415a。在此，进行掺杂，使得第一p型杂质区415a和第一p型杂质区415b包括浓度约为5×1017至5×1018/cm3的、赋予p型的杂质元素。另外，其浓度可以设定为约5×1016至5×1017/cm3。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
除去掩模461，然后形成掩模462作为抗蚀剂以覆盖半导体层403。掩模462可以是新形成的或通过处理掩模461形成。利用栅电极层411、栅电极413和栅电极层414作掩模，用赋予n型的杂质元素以相对于半导体层402、半导体层404和半导体层405的表面接近垂直的入射角θ2掺杂半导体层402、半导体层404和半导体层405，由此形成了第一n型杂质区416a、第一n型杂质区416b、第一n型杂质区417a、第一n型杂质区417b、第一n型杂质区418a和第一n型杂质区418b(图12A)。将角θ2和θ1之间的角度差设定为5°或更大。由于用赋予p型的杂质元素掺杂第一n型杂质区415a和第一n型杂质区415b，为了将其改变成n型杂质区，所以用赋予n型的杂质元素掺杂了它们的一部分。形成第一n型杂质区416a、第一n型杂质区416b、第一n型杂质区417a、第一n型杂质区417b、第一n型杂质区418a和第一n型杂质区418b，以包括浓度通常为1×1017至5×1018/cm3的赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。由于接近垂直添加杂质元素452，所以由于被栅电极层411、413和414阻挡，由半导体层402、半导体层404和半导体层405中的栅电极层411、栅电极413和栅电极层414覆盖的部分没有被掺杂。因此，形成于栅电极414下面的半导体层中的第一p型杂质区的一部分被留下，并变成了第二p型杂质区435。形成第二p型杂质区435作为Lov区。
通过蚀刻等除去掩模462，并形成掩模463a和掩模463b以覆盖半导体层402、半导体层404和半导体层405。利用掩模463a、掩模463b和栅电极层412作掩模，用赋予p型的杂质元素453以相对于半导体层403表面接近垂直的入射角掺杂半导体层403，由此形成了第三p型杂质区420a和第三p型杂质区420b(图12B)。在此，进行掺杂，使得第三p型杂质区420a和第三p型杂质区420b包括浓度约为1×1020至5×1021/cm3的、赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。
通过蚀刻等除去掩模463a和掩模463b。在绝缘膜409、栅电极层411、栅电极层412和栅电极层413以及栅电极层414的上方形成绝缘层，并进行各向异性蚀刻，由此在栅电极层411、栅电极层412和栅电极层413以及栅电极层414的侧表面上形成了侧壁421、侧壁422、侧壁423和侧壁424(图12C)。在该实施例模式中，使用氧化硅作为形成侧壁的绝缘层。当形成侧壁421、侧壁422、侧壁423和侧壁424时，可将绝缘层留在栅电极层411、栅电极层412、栅电极层413和栅电极层414的上方，或者可在栅电极层的上方形成保护膜。
形成包括抗蚀剂的掩模464以覆盖半导体层403。利用侧壁421、侧壁423、侧壁424、栅电极层411、栅电极层413和栅电极层414作掩模，用赋予n型的杂质元素454以相对于半导体层402、半导体层404和半导体层405的表面接近垂直的入射角掺杂半导体层402、半导体层404和半导体层405，由此形成了第二n型杂质区425a、第二n型杂质区425b、第二n型杂质区428a、第二n型杂质区428b、第二n型杂质区431a、第二n型杂质区431b(图13A)。被侧壁覆盖的部分半导体层没有被赋予n型的杂质元素454掺杂；因此，它们变成了第三n型杂质区426a、第三n型杂质区426b、第三n型杂质区429a、第三n型杂质区429b、第三n型杂质区432a和第三n型杂质区432b。第二n型杂质区425a、第二n型杂质区425b、第二n型杂质区428a、第二n型杂质区428b、第二n型杂质区431a和第二n型杂质区431b是高浓度杂质区；因此，它们中的每一个都用作源区或漏区。第二n型杂质区425a、第二n型杂质区425b、第二n型杂质区428a、第二n型杂质区428b、第二n型杂质区431a和第二n型杂质区431b包括浓度约为5×1019至5×1020/cm3的、赋予n型的杂质元素。在该实施例模式中，使用磷(P)作为赋予n型的杂质元素。
另一方面，其为低浓度杂质区的第三n型杂质区426a、第三n型杂质区426b、第三n型杂质区429a、第三n型杂质区429b、第三n型杂质区432a和第三n型杂质区432b是未被栅电极层411、栅电极层413和栅电极层414覆盖的Loff区。因此，能够减小与漏极相邻的电场，并能够控制由于热载流子引起的开态电流恶化。由此，能够形成具有高可靠性和低功耗的半导体器件。注意，在半导体层402、半导体层404和半导体层405中形成了沟道形成区427、沟道形成区430和沟道形成区434。
掩模465a和掩模465b由抗蚀剂形成，以覆盖半导体层402、半导体层404和半导体层405。利用掩模465a、掩模465b、侧壁422和栅电极层412作掩模，用赋予p型的杂质元素455以相对于半导体层403表面接近垂直的入射角掺杂半导体层403，由此形成了第四p型杂质区436a、第四p型杂质区436b、第五p型杂质区437a和第五p型杂质区437b(图13B)。在此，进行掺杂，使得第四p型杂质区436a和第四p型杂质区436b包括浓度约为1×1020至5×1021/cm3的、赋予p型的杂质元素。并且进行掺杂，使得第五p型杂质区437a和第五p型杂质区437b包括浓度约为5×1018至5×1019/cm3的、赋予p型的杂质元素。在该实施例模式中，使用硼(B)作为赋予p型的杂质元素。注意，在半导体层403中形成了沟道形成区438。
第四p型杂质区436a和第四p型杂质区436b是高浓度杂质区，且它们中的每一个都用作源区或漏区。另一方面，第五p型杂质区437a和第五p型杂质区437b是低浓度p型杂质区，其形成为未被栅电极层412覆盖的Loff区。能够减小与漏极相邻的电场，并能够防止由于热载流子引起的恶化，另外，由于第五p型杂质区437a和第五p型杂质区437b未被栅电极层412覆盖，所以能够减小截止态电流。由此，能够形成具有高可靠性和低功耗的半导体器件。
进行用于激活杂质元素的热处理、激光照射等，并形成了用于氢化的绝缘膜443。通过热处理进行氢化，并形成了绝缘层446。用于激活杂质元素的热处理可结合用于氢化的热处理进行；因此，能够简化步骤。在该实施例模式中，顺序叠置氧氮化硅膜和氮氧化硅膜作为绝缘层446，以具有叠层结构。
在绝缘层446、绝缘膜443、绝缘膜409、绝缘膜480、绝缘膜481、绝缘膜482和绝缘膜483中形成了到达源区和漏区的开口部分(接触孔)。在开口部分中形成与源区或漏区接触的源或漏电极层440a、源或漏电极层440b、源或漏电极层441a、源或漏电极层441b、源或漏电极层442a、源或漏电极层442b、源或漏电极层439a和源或漏电极层439b。在该实施例模式中，叠置铝(Al)、钛(Ti)和铝(Al)作为源电极层或漏电极层。
另外，如图14B所示，可形成具有开口部分的绝缘层444以到达源电极层或漏电极层，且可在开口部分中形成布线层445。在该实施例模式中，对于绝缘层444使用含硅氧烷聚合物的绝缘层，且对于布线层445使用铝(Al)和钛(Ti)的叠层。
可以形成提供具有与层存储器晶体管470、p沟道薄膜晶体管471、n沟道薄膜晶体管472和具有低浓度p型杂质区的n沟道薄膜晶体管473相同衬底的半导体器件。利用沟道方向上具有小晶粒界面的半导体区，形成该实施例模式中的半导体器件的存储晶体管和薄膜晶体管中之一；因此，能够进行高速的操作。另外，半导体器件具有低浓度p型杂质区的n沟道薄膜晶体管；因此，能够形成能够高速操作和减小功耗的半导体器件，如ID芯片等。
另外，利用形成在半导体层表面上方的绝缘膜481、绝缘膜482和绝缘膜483的叠层，绝缘层406和绝缘层409形成于其上作为栅绝缘层，形成p沟道薄膜晶体管471、n沟道薄膜晶体管472和具有低浓度p型杂质区的n沟道薄膜晶体管473。因此，薄膜晶体管可以具有高的耐压性。可选地，当除去绝缘膜409并且栅绝缘层由绝缘膜481、绝缘膜482和绝缘膜483的叠层及其形成的绝缘膜406形成时，可以形成能够高速操作的薄膜晶体管。以这种模式，可以形成具有能够对应所需功能的性质的薄膜晶体管，并能够制造半导体器件。
根据本发明，半导体层提供有具有赋予不同导电类型的杂质元素的杂质区；因此，可以精密地控制薄膜晶体管的性质。这能够实现具有通过简单步骤形成的所需功能的薄膜晶体管以及具有高可靠性和以低成本制造的更好电特性的半导体器件。即，可以在同一衬底上形成其强调高速操作的功能电路等，如处理器、DRAM、图像处理电路或音频处理电路，以及其强调高耐压性的驱动电路等，如缓冲电路、移位寄存器电路、电平移动电路和采样电路。从而，可以在同一衬底上制造具有各种功能和结构的元件的半导体器件，如系统LSI。
该实施例模式可以结合实施例模式1至6中的每一个实施。
(实施例模式8)可以根据本发明的制造方法制造的半导体器件之一是ID芯片。ID芯片是其可以无线发送/接收数据例如识别信息的半导体器件，且开发ID芯片用于实际使用。ID芯片还称为无线标签、RFID(射频识别)标签、IC标签等。而且，使用玻璃衬底的ID芯片还可以称为IDG芯片(识别玻璃芯片)，使用柔性衬底的ID芯片可以称为IDF(识别柔性芯片)。可以将本发明应用到它们中的任何一个。
图16是由本发明的半导体器件典型实例的无线标签等代表的非接触RFID(射频识别)标签和ID标签的典型方块图。图16示出了具有读取固定数据如鉴别数据的简单功能的结构。在图16中，ID芯片1301包括天线1302、高频电路1303、电源电路1304、复位电路1305、时钟产生电路1306、数据解调电路1307、数据调制电路1308、控制电路1309、非易失性存储器(称为NVM)1310和ROM1311。
在该实施例中，使用了在实施例模式5中形成为非易失性存储器1310的存储晶体管和薄膜晶体管，其中根据电路的所需功能适当地控制电特性。当高频电路1303、复位电路1305、时钟产生电路1306、数据解调电路1307、数据调制电路1308、控制电路1309和ROM 1311需要能够高速操作的晶体管时，还可以通过相同的步骤制造高速操作的晶体管。当电源电路1304需要高耐压性的晶体管时，可以与存储晶体管同时制造。以这种模式，可以在同一衬底上有效地制造RFID标签。而且，能够提供实现成本缩减和缩小化的ID芯片1301。
将图16中所示的电路全部形成在玻璃衬底、柔性衬底或半导体衬底上。可将天线1302形成在玻璃衬底、柔性衬底或半导体衬底上，然而，可将它提供在衬底的外部并将其连接到衬底内部的半导体集成电路上。
高频电路1303接收来自天线1302的模拟信号，并将从天线1302接收的来自数据调制电路1308的模拟信号输出。电源电路1304产生了来自所接收的信号的恒定电源；复位电路1305产生复位信号；时钟产生电路1306产生时钟信号；数据解调电路1307从接收信号提取数据；且数据调制电路1308产生模拟信号以被输出到天线或基于自控制电路接收的数字信号改变天线特性。模拟部分包括前述的电路。
另一方面，控制电路1309通过接收从接收的信号提取的数据来读取数据。具体地，控制电路1309生成非易失性存储器(NVM)1310和ROM1311的地址信号，读取数据，并将该读取的数据发送给数据调制电路。数字部分包括前述的电路。
以这种模式，根据本发明，能够制造具有高可靠性和高功能的ID芯片。该实施例模式可以结合实施例模式1至7实施。
(实施例模式9)图17A是示出本发明的半导体器件中之一的ID芯片的一种模式的透视图。可以使用处理器作为集成电路，该处理器是具有各种信号处理功能的集合和具有处理器作为系统的系统处理器。附图标记1101表示集成电路，1102表示与集成电路1101连接的天线。附图标记1103表示还用作覆盖材料的支座，1104表示覆盖材料。集成电路1101和天线1102形成在支座1103上，且覆盖材料与支座1103交迭，使得覆盖集成电路1101和天线1102。虽然通过用覆盖材料1104覆盖集成电路1101和天线1102可以增加ID芯片的机械强度，但不必使用覆盖材料1104。
图17B是示出本发明的半导体器件中之一的IC卡的一种模式的透视图。附图标记1105表示集成电路，1106表示与集成电路1105连接的天线。附图标记1108表示用作入口板(inlet sheet)的衬底，且1107和1109表示覆盖材料。集成电路1105和天线1106形成在衬底1108上，且衬底1108夹在在两个覆盖材料1107和1109之间。本发明的IC卡可具有与集成电路1105连接的显示器件。
接下来，图18A和18B示出了图17A中所示的ID芯片的线E-F的剖面图。图18A和18B示出了使用较薄的覆覆盖膜1150代替覆覆盖材料1104以及在支座上直接形成集成电路1101的实例。当然，覆盖材料1104可形成在覆盖膜1150上。用起覆盖材料作用的支座1103和覆盖膜1150密封ID芯片，且该ID芯片具有连接于此的集成电路1101和天线1102。
可以利用实施例模式1至8中的任一个中示出的集成电路形成集成电路1101。另外，用于集成电路1101的半导体元件不局限于此。例如，可以使用存储元件、二极管、光电转换元件、电阻元件、线圈、电容器元件、电感器等以及薄膜晶体管。
如图18A所示，层间绝缘膜1110形成在集成电路的薄膜晶体管上，天线1102形成在层间绝缘膜1110上，且它们被用作保护膜的覆盖膜1150覆盖。
另一方面，如图18B所示，包括氮化硅膜等的阻挡膜1121可形成在层间绝缘膜1110上，且天线1102可形成于其上。
在不污染集成电路1101的情况下，提供阻挡膜能够实现具有提供提高的可靠性的ID芯片。在图18A和18B中，包括氮化硅膜等的基膜形成在集成电路1101和支座1103之间，且集成电路被具有阻挡作用的膜如氮化硅膜等覆盖；因此它能够进一步消除湿气等的污染并提高可靠性。
天线1102优选由金、银、铝或镀有金、银、铜、铝或用它们电镀的金属形成。
在该实施例模式中，示出了由覆盖膜粘附集成电路和层叠体的实例，该层叠体具有形成于集成电路上的层间绝缘膜上的天线；然而，不局限于这些，也可利用粘接剂将集成电路粘附到具有天线的覆盖膜上。此时，通过进行UV处理或超声破碎法，利用向气性(aerotropic)的导电粘合剂或向气性的导电膜将集成电路粘附到天线上；然而，本发明可以使用各种方法，而不被这种方法限制。另外，天线不必总是等于ID芯片的尺寸，且可以更大或更小且可适当地设置。另外，发送或接受信号可以使用射频电磁波、光等。
在该实施例模式中，集成电路直接形成在支座上，且使用氮化硅的致密膜等作为覆盖膜1150；然而，可通过分离工艺形成集成电路，然后将其粘附到支座和覆盖膜上。支座和覆盖膜可以由具有塑料、有机树脂、纸、纤维、石墨碳等的柔性的材料形成。通过对于覆盖材料利用生物可降解树脂，其被细菌分解，且被返回到土壤。同样，由于该实施例模式的集成电路包括硅、铝、氧、氮等，所以可以形成非污染的ID芯片。另外，通过利用包括焚化的不会引起污染的材料如纸、纤维、石墨碳纸的覆盖膜，可以烧掉或切割使用的ID芯片。另外，由于甚至当使用这些材料的ID芯片燃烧时也不会生成有毒气体，所以它是不会引起污染的。
当由剥离工艺形成的集成电路粘附在支座和覆盖材料之间时，优选形成具有5μm或更小的厚度，更优选，0.1至3μm。另外，当支座和覆盖材料的总厚度由d表示时，支座和覆盖材料的每个厚度都优选为(d/2)±30μm，更优选，(d/2)±10μm。而且，支座1103和第二覆盖材料优选形成具有10至200μm的厚度。而且，集成电路1101的面积为5mm的平方(25mm2)或更小，优选地为0.3至4mm的平方(0.09至16mm2)。由于支座1103和覆盖材料由有机树脂材料制成，所以它们相对于弯曲具有高的特性。与单晶半导体相比，通过剥离工艺形成的集成电路相对于弯曲具有高的特性。由于集成电路、支座和覆盖材料可以粘接在一起而在它们之间没有间隔，所以完成的ID芯片自身相对于弯曲具有高的特性。由支座和覆盖材料围绕的集成电路可放置在另一材料的表面上方或内部或嵌入在纸中。
该实施例模式可以自由地结合实施例模式1至8中的每一个实施。
(实施例模式10)参考图19描述该实施例模式，图19是示出其为本发明的半导体器件典型实例的处理器(CPU等)的芯片的方块图。
一旦将操作码输入给数据总线接口1001，代码就被分析电路1003(也称为指令解码器)解码，并将信号输入给控制信号产生电路1004(CPU定时控制)。一旦将信号输入给控制信号产生电路1004，控制信号就被从控制信号产生电路1004输出给算术电路1009(ALU)和存储电路1010(寄存器)。
控制信号产生电路1004包括用于控制ALU 1009的ALU控制器1005(ACON)、用于控制寄存器1010的电路1006(RCON)、用于控制定时的定时控制器1007(TCON)和用于控制中断的中断控制器1008(ICON)。
一旦将操作数输入给数据总线接口1001，操作数就被输出到ALU1009和寄存器1010。然后，进行基于从控制信号产生电路1004输入的控制信号的处理，例如，存储器读周期、存储器写周期、I/O读周期、I/O写周期等。
另外，寄存器1010包括通用寄存器、堆栈指针(SP)、程序计数器(PC)等。
而且，地址控制器1011(以下，ADRC)输出16位地址。
该实施例中描述的处理器的结构是根据本发明的半导体芯片中包括的处理器的一个实例，且不局限于根据本发明的结构。因此可以利用具有不同于该实施例中描述的结构的公知处理器来完成根据本发明的半导体芯片。
该实施例模式可以结合实施例模式1至9中的每一个实施。
(实施例模式11)参考图20描述本发明应用到其为半导体器件一个实例的系统LSI上的情况。
注意，系统LSI是并入具有特定应用的器件中的LSI并构成控制该器件和处理数据的系统。该应用范围宽，如便携式电话、PDA、DSC、电视、打印机、FAX、游戏机、导航系统、DVD播放器等。
图20示出了系统LSI的实例。系统LSI通常包括处理器(CPU)核1601、非易失性存储器(NVM)1604、时钟控制器1603、主存储器1602、存储控制器1605、中断控制器1606、I/O端口1607等。不必说，图20中所示的系统LSI仅是一个简单的实例，且根据实际系统LSI的应用布置宽泛的多种电路设计。
可以将实施例模式7中制造的存储晶体管应用到NVM 1604上。
可以使用根据本发明制造的、能够高速操作的晶体管作为包括处理器核1601、时钟控制器1603、主存储器1602、存储控制器1605、中断控制器1606和I/O端口1607的晶体管。这能够实现将在同一衬底上制造的各种电路。
该实施例模式可以结合实施例模式1至10中的每一个实施。
(实施例模式12)为了各种目的使用本发明的半导体器件。例如，可以使用其为本发明半导体器件中一种模式的ID芯片装配到帐单、硬币、证券、文件、债券(bearer bond)、包装箱、名册、记录介质、个人财产、交通工具、食品、衣服、健康产品、生活用具(livingwares)、医药品、电子装置等上。另外，还可以使用处理器芯片来代替ID芯片。
帐单和硬币指的是市场中的通货，且包括以与特定区(现金凭单)、纪念币等中的通货相同模式使用的东西。证券指的是支票、股票、期票等，并可以提供有ID芯片20(图21A)。证书指的是驾驶执照、居民卡等且可以提供有ID芯片21(图21B)。债券指的是印花税票、配给券(coupon for rice)、各种赠券等。包装箱指的是用于便当等的包装纸、塑料瓶等且可以提供有ID芯片23(图21D)。名册指的是书、书籍等且可以提供有ID芯片24(图21E)。记录介质指的是DVD软件、录象带等且可以提供有ID芯片25(图21F)。交通工具指的是有轮的交通工具，如自行车、船等且可以提供有ID芯片27(图21G)。个人产品指的是包、眼镜等且可以提供有ID芯片26(图21H)。食品指的是食物、饮料等。服装指的是衣服、鞋类等。健康产品指的是医用器件、健康器具等。生活用具指的是家具、照明设备等。医药品指的是医药、农药等。电子装置指的是液晶显示器件、EL显示器件、电视设备(电视机和薄的电视机)、蜂窝电话等。
当将ID芯片装配到帐单、硬币、证券、文件、债券等上时，能够防止伪造它们。当将ID芯片装配到包装箱、名册、记录介质、个人财产、食品、生活用具、电子装置等上时，能够提高检验系统、租用系统等的效率。当将ID芯片装配到交通工具、健康产品、医药品等上时，能够防止伪造和偷窃它们，并能够防止拿错药品。可将ID芯片贴附到产品的表面上或装配到产品内。例如，可将ID芯片装配到书籍的页面内或装配到封装的有机树脂内。
可以使用处理器芯片作为测量评价生物的生物反应(生物信号(脑电波、心电图、肌电图、血压等))的装置，由此，其可以用在医学领域。图21C示出了通过在人体上装配多个处理器芯片测量脑电波的实例。通过分析由装配在人体上的处理器芯片22a、处理器芯片22b和处理器芯片22c获得的信息来测量脑电波。可以由脑电波和处理器芯片获得的信息得知身体健康条件和精神条件。另外，处理器芯片是小尺寸且重量轻；因此，它可以减轻受审查者的负荷。
参考图22A和22B描述处理器芯片可以应用到材料管理和分布系统上的实例。在此，是将ID芯片(处理器芯片)装配到商品的情况。如图22A所示，将ID芯片1402装配到啤酒瓶1400的标签1401上。
ID芯片1402存储基本项，如制造日期、制造地点及其材料。不需重写这种基本项，因此，优选使用不能够被重写的存储介质，如掩模ROM或本发明中的存储晶体管以存储它们。另外，ID芯片存储各个项，如啤酒瓶的交付地址、交付日期和时间等。例如，如图22B所示，当啤酒瓶1400穿过具有带式输送机1412流的记录器1413时，可以存储交付地址和交付日期和时间。这种各个项可存储在能够被重写和清除的存储介质如EEROM中。
另外，可优选建立系统，使得当购买的商品上的数据从商店经由网络、记录器、用于控制记录器的个人计算机等发送到物理分布管理中心时，计算交付地址和交付日期和时间以存储在ID芯片中。
注意交付啤酒瓶的每一种情况。鉴于此，能够在每种情况或每多种情况下装配ID芯片以存储各个项。
至于设定这种商品的几个交付地址，可以抑制了手工输入所需的时间，由此通过装配ID芯片能够减小由于手工工序引起的输入错误。除了这些，还能够减小物理分布管理领域中最昂贵的人力成本。于是，通过装配ID芯片能够以低成本、更少的错误进行物理分布管理。
另外，通过接收器可以存储应用项，如与啤酒匹配的杂货和使用啤酒的处方。然后，可以同时进行杂货等的广告，其促使消费者购买。这种应用项可优选地存储在能够被重写且清除的存储介质如EEROM中。通过装配如上所述的ID芯片，能够增加为消费者提供的信息量，以便消费者可以放心的购买商品。
在该实施例模式中，基于实验结果描述本发明的效果。
通过模拟进行关于根据本发明制造的薄膜晶体管的电流-电压(I-V)特性的实验。测量的薄膜晶体管总共十种类型，其为n沟道薄膜晶体管(结构A)、四种类型(结构B、C、D和E)的每个都具有低浓度p型杂质区的n沟道薄膜晶体管、p沟道薄膜晶体管(结构F)和四种类型(结构G、H、I和J)的每个具有低浓度n型杂质区的p沟道薄膜晶体管。每种结构的薄膜晶体管示于图23B、24B、25B和26B中。
参考图23A至24B说明具有轻掺杂p型杂质区的n沟道薄膜晶体管的电流-电压(I-V)特性的模拟结果。图23A示出了n沟道薄膜晶体管的I-V特性，其中通过采取图23B中所示的薄膜晶体管的模型图，将低浓度p型杂质区(以下，p-)提供给标准的n沟道薄膜晶体管和漏极侧。
图23B示出了薄膜晶体管的结构。结构A是具有Loff的标准n沟道薄膜晶体管，结构B是具有p-的100nm宽的n沟道薄膜晶体管，且结构C是具有p-的300nm宽的n沟道薄膜晶体管。I-V特性的模拟在每个薄膜晶体管中的条件下进行，即，L/W是1000/20000nm，Loff区宽度是300nm，栅绝缘膜厚度是20nm，源区和漏区中的杂质浓度(由n+表示)是1×1020cm3，且p-的杂质浓度是1×1018m-3。
在图23A中，实线表示结构A的I-V特性，虚线表示具有p-的结构B和结构C的I-V特性。由于结构B和C具有p-，所以发现了阈值漂移向正侧。而且，能够发现阈值随着p-的宽度增加而漂移(即，结构C的阈值比结构B的阈值漂移得更多)。
图24A和24B示出了在其源极侧提供有p-的薄膜晶体管的I-V特性的模拟结果。采用图24B中所示的薄膜晶体管的模型图，图24B示出了在其源极侧提供有标准的n沟道薄膜晶体管和低浓度p型杂质区(以下，p-)的I-V特性。
图24B示出了薄膜晶体管的结构。在图24B中，结构A与图23B中所示的标准n沟道薄膜晶体管相同，结构D是具有p-的100nm宽的n沟道薄膜晶体管，且结构E是具有p-的300nm宽的n沟道薄膜晶体管。L/W的水平、Loff区宽度、栅绝缘膜厚度和n+浓度与图23A和23B中的相同。
在图24A中，实线表示结构A的I-V特性，且虚线表示具有p-的结构D和结构E的I-V特性。由于结构D和E具有p-，所以发现了阈值漂移向正侧。而且，能够发现阈值随着p-的宽度增加而漂移(即，结构E的阈值比结构E漂移得更多)。而且，截止电流(Icut)比标准的n沟道薄膜晶体管的截止电流低。截止电流(Icut)是漏极电流Id在Id-Vg特性中栅电压Vg为0V处的值。
如上注意的，利用具有被栅电极覆盖的且位于沟道形成区与源或漏区之间的p型低浓度杂质区的n沟道薄膜晶体管，阈值发生漂移且减小了截止电流。常规地，需要以高速操作的薄膜晶体管如处理器、DRAM、图像处理电路或音频处理电路具有短沟道结构；然而，存在短沟道长度导致阈值减小和截止电流增加的问题。根据该实例的薄膜晶体管即使具有短沟道结构，也能够减小截止电流。利用半导体器件中很重要位置中的这种薄膜晶体管，能够减小整个半导体器件的功耗。例如，这种薄膜晶体管连接在逻辑的薄膜晶体管和电源之间以操作时接通且非操作时断开，能够减小备用状态的功耗。可选地，通过由块中的薄膜晶体管形成不需高速操作的逻辑，能够减小整个半导体器件的功耗。
参考图25A至26B说明具有低浓度n型杂质区的p沟道薄膜晶体管的电流-电压(I-V)特性的模拟结果。图25A示出了p沟道薄膜晶体管的I-V特性，其中通过采用图23B中所示的模型图，将低浓度n型杂质区(以下，n-)提供给标准的p沟道薄膜晶体管和漏极侧。
图25B示出了薄膜晶体管的结构。结构F是具有Loff的标准p沟道薄膜晶体管，结构G是具有n-的100nm宽的p沟道薄膜晶体管，且结构H是具有n-的300nm宽的p沟道薄膜晶体管。I-V特性的模拟在每薄膜晶体管中的条件下进行，即，L/W是1000/20000nm，Loff区宽度是300nm，栅绝缘膜厚度是20nm，源区和漏区中的杂质浓度(由p+表示)是1×1020cm-3，且p-的杂质浓度是1×1018cm-3。
在图25A中，实线表示结构F的I-V特性，且虚线表示具有n-的结构G和结构H的I-V特性。由于结构G和H具有n-，所以发现了阈值漂移向负侧。而且，能够发现阈值随着n-的宽度增加而漂移(即，结构H的阈值比结构G漂移得更多)。
图26A和26B示出了在其源极侧提供有n-的p沟道薄膜晶体管的I-V特性的模拟结果。采用图26B中所示的模型图，图26A示出了在其源极测提供有标准p沟道薄膜晶体管和低浓度n型杂质区(以下，n-)的p沟道薄膜晶体管的I-V特性。
图26B示出了薄膜晶体管的结构。结构F与图26B中所示的标准p沟道薄膜晶体管相同，结果I是具有n-的100nm宽的p沟道薄膜晶体管，结构J是具有n-的300nm宽的p沟道薄膜晶体管。L/W的水平、Loff区宽度、栅绝缘膜厚度和p+浓度与图26A和26B中的相同。
在图26A中，实线表示结构F的I-V特性，且虚线表示具有n-的结构I和结构J的I-V特性。由于结构I和J具有n-，所以发现了阈值漂移向负侧。而且，能够发现阈值随着n-的宽度增加而漂移(即，结构J的阈值比结构I漂移得更多)。而且，截止电流(Icut)比标准的p沟道薄膜晶体管的截止电流低。即，能够高速操作和减小功耗，且与n沟道薄膜晶体管相同。
权利要求
1.一种半导体器件，包括半导体层，具有沟道形成区、源区、漏区和形成于沟道形成区与源区之间的杂质区，其中沟道形成区和漏区彼此接触；栅绝缘层，形成于半导体层的上方；以及栅电极层，形成于沟道形成区和杂质区的上方，栅绝缘层介于其间。
2.根据权利要求1的半导体器件，其中该杂质元素具有赋予p型的杂质元素，以及其中源区和漏区具有赋予n型的杂质元素。
3.根据权利要求1的半导体器件，其中该杂质元素具有赋予n型的杂质元素，以及其中源区和漏区具有赋予p型的杂质元素。
4.根据权利要求1的半导体器件，进一步包括在栅电极层的侧表面上的绝缘层。
5.根据权利要求1的半导体器件，进一步包括层间绝缘层，在栅绝缘层和栅电极层的上方；开口部分，到达层间绝缘层和栅绝缘层中的源区和漏区；以及源电极层和漏电极层，与开口部分中的源区和漏区接触。
6.一种半导体器件，包括半导体层，具有沟道形成区、源区、漏区和形成于沟道形成区与漏区之间的杂质区，其中沟道形成区和源区彼此接触；栅绝缘层，形成于半导体层的上方；以及栅电极层，形成于沟道形成区和杂质区的上方，栅绝缘层介于其之间。
7.根据权利要求6的半导体器件，其中该杂质元素具有赋予p型的杂质元素，以及其中源区和漏区具有赋予n型的杂质元素。
8.根据权利要求6的半导体器件，其中该杂质元素具有赋予n型的杂质元素，以及其中源区和漏区具有赋予p型的杂质元素。
9.根据权利要求6的半导体器件，进一步包括在栅电极层的侧表面上的绝缘层。
10.根据权利要求6的半导体器件，进一步包括层间绝缘层，在栅绝缘层和栅电极层的上方；开口部分，到达层间绝缘层和栅绝缘层中的源区和漏区；以及源电极层和漏电极层，与开口部分中的源区和漏区接触。
11.一种半导体器件，包括半导体层，具有沟道形成区、源区、漏区、形成于沟道形成区与源区之间的第一杂质区、形成于源区与第一杂质区之间的第二杂质区、和形成于漏区与沟道形成区之间的第三杂质区，其中沟道形成区和第三杂质区彼此接触；栅绝缘层，在半导体层的上方；以及栅电极层，在沟道形成区和第一杂质区的上方，栅绝缘层介于其间，其中第二杂质区、第三杂质区、源区和漏区具有赋予一种导电类型的杂质元素，以及其中第二杂质区和第三杂质区中的杂质元素的浓度比源区和漏区中的杂质元素的浓度低。
12.根据权利要求11的半导体器件，其中第一杂质区具有赋予p型的杂质元素，以及其中第二杂质区、第三杂质区、源区和漏区具有赋予n型的杂质元素。
13.根据权利要求11的半导体器件，其中第一杂质区具有赋予n型的杂质元素，以及其中第二杂质区、第三杂质区、源区和漏区具有赋予p型的杂质元素。
14.根据权利要求11的半导体器件，进一步包括在栅电极层的侧表面上的绝缘层。
15.根据权利要求11的半导体器件，进一步包括层间绝缘层，在栅绝缘层和栅电极层的上方；开口部分，到达层间绝缘层和栅绝缘层中的源区和漏区；以及源电极层和漏电极层，与开口部分中的源区和漏区接触。
16.一种半导体器件，包括半导体层，具有沟道形成区、源区、漏区、形成于沟道形成区与漏区之间的第一杂质区、形成于源区与沟道形成区之间的第二杂质区、和形成于漏区与第一杂质区之间的第三杂质区；其中沟道形成区和第二杂质区彼此接触；栅绝缘层，在半导体层的上方；以及栅电极层，在沟道形成区和第一杂质区的上方，栅绝缘层介于其间，其中第二杂质区、第三杂质区、源区和漏区具有赋予一种导电类型的杂质元素，以及其中第二杂质区和第三杂质区中的杂质元素的浓度比源区和漏区中的杂质元素的浓度低。
17.根据权利要求16的半导体器件，其中第一杂质元素具有赋予p型的杂质元素，以及其中第二杂质区、第三杂质区、源区和漏区具有赋予n型的杂质元素。
18.根据权利要求16的半导体器件，其中第一杂质元素具有赋予n型的杂质元素，以及其中第二杂质区、第三杂质区、源区和漏区具有赋予p型的杂质元素。
19.根据权利要求16的半导体器件，进一步包括在栅电极层的侧表面上的绝缘层。
20.根据权利要求16的半导体器件，进一步包括层间绝缘层，在栅绝缘层和栅电极层的上方；开口部分，到达层间绝缘层和栅绝缘层中的源区和漏区；以及源电极层和漏电极层，与开口部分中的源区和漏区接触。
21.一种半导体器件，包括第一半导体层，具有第一沟道形成区、第一源区、第一漏区和形成于第一沟道形成区与第一源区之间的第一杂质区，其中第一沟道形成区和第一漏区彼此接触；第二半导体层，具有第二沟道形成区、第二源区、第二漏区和形成于第二沟道形成区与第二漏区之间的第二杂质区，其中第二沟道形成区和第二源区彼此接触；栅绝缘层，在第一半导体层和第二半导体层的上方；第一栅电极层，在第一沟道形成区和第一杂质区的上方，栅绝缘层其间；以及第二栅电极层，在第二沟道形成区和第二杂质区的上方，栅绝缘层其间。
22.根据权利要求21的半导体器件，其中第一源区、第二源区、第一源区和第二漏区具有赋予n型的杂质元素，以及其中第一杂质区和第二杂质区具有赋予p型的杂质元素。
23.根据权利要求21的半导体器件，其中第一源区、第二源区、第一源区和第二漏区具有赋予p型的杂质元素，以及其中第一杂质区和第二杂质区具有赋予n型的杂质元素。
24.一种半导体器件的制造方法，包括步骤在绝缘表面上形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过图案化结晶半导体膜形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的一个方向掺杂该半导体层；以及使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层，由此在半导体层中形成杂质区、源区、漏区和沟道形成区，其中杂质区形成在沟道形成区与源区之间且被栅电极层覆盖，以及其中与沟道形成区接触形成漏区。
25.根据权利要求24的方法，其中在杂质区中赋予第一导电类型的杂质元素是赋予p型的杂质元素，且在源区和漏区中赋予第二导电类型的杂质元素是赋予n型的杂质元素。
26.根据权利要求24的方法，其中在杂质区中赋予第一导电类型的杂质元素是赋予n型的杂质元素，且在源区和漏区中赋予第二导电类型的杂质元素是赋予p型的杂质元素。
27.根据权利要求24的方法，其中在相对于半导体层的表面以入射角θ1从一个方向上用赋予第一导电类型的杂质元素进行掺杂，其中在相对于半导体层的表面以入射角θ2从一个方向上用赋予第二导电类型的杂质元素进行掺杂，以及其中将角θ1和角θ2之间的角度差设定在5°或更大。
28.根据权利要求24的方法，进一步包括步骤在半导体层、栅绝缘层和栅电极层的上方形成层间绝缘层；在层间绝缘层和栅绝缘层中形成到达源区和漏区的开口部分；以及在开口部分中形成与源区和漏区接触的源电极层和漏电极层。
29.根据权利要求24的方法，其中激光是连续波激光。
30.根据权利要求24的方法，其中激光是脉冲激光；且激光的脉冲重复频率是0.5MHz或更高。
31.一种半导体器件的制造方法，包括步骤在绝缘表面上方形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过图案化结晶半导体膜形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从与倾斜于半导体层表面的一个方向掺杂该半导体层；以及使用栅电极层作掩模，用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层，由此在半导体层中形成杂质区、源区、漏区和沟道形成区；其中杂质区形成在沟道形成区与漏区之间且被栅电极层覆盖，以及其中与沟道形成区接触形成源区。
32.根据权利要求31的方法，其中在杂质区中赋予第一导电类型的杂质元素是赋予p型的杂质元素，以及其中在源区和漏区中赋予第二导电类型的杂质元素是赋予n型的杂质元素。
33.根据权利要求31的方法，其中在杂质区中赋予第一导电类型的杂质元素是赋予n型的杂质元素，以及其中在源区和漏区中赋予第二导电类型的杂质元素是赋予p型的杂质元素。
34.根据权利要求31的方法，其中在相对于半导体层的表面以入射角θ1从一个方向上用赋予第一导电类型的杂质元素进行掺杂，其中在相对于半导体层的表面以入射角θ2从一个方向上用赋予第二导电类型的杂质元素进行掺杂，以及其中将角θ1和角θ2之间的角度差设定在5°或更大。
35.根据权利要求31的方法，进一步包括步骤在半导体层、栅绝缘层和栅电极层的上方形成层间绝缘层；在层间绝缘层和栅绝缘层中形成到达源区和漏区的开口部分；以及在开口部分中形成与源区和漏区接触的源电极层和漏电极层。
36.根据权利要求31的方法，其中激光是连续波激光。
37.根据权利要求31的方法，其中激光是脉冲激光；且激光的脉冲重复频率是0.5MHz或更高。
38.一种半导体器件的制造方法，包括步骤在绝缘表面上方形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过图案化结晶半导体膜形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；使用栅电极层作为掩模，用赋予第一导电类型的杂质元素从倾斜于半导体层表面的一个方向掺杂该半导体层；使用栅电极层作掩模，通过用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂半导体层，来形成第二杂质区、第三杂质区、第四杂质区和沟道形成区；在栅电极层的侧表面上形成绝缘层；以及使用栅电极层和绝缘层作掩模，通过用赋予第三导电类型的杂质元素垂直于半导体层的表面掺杂半导体层，来形成源区、与源区接触的第五杂质区、漏区和与漏区接触的第六杂质区；其中在第五杂质区和第六杂质区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素中每个的浓度都比源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素中的浓度低，其中第二杂质区形成在沟道形成区与第五杂质区之间且被栅电极层覆盖，以及其中与沟道形成区接触形成第六杂质区。
39.根据权利要求38的方法，其中在第一杂质区和第二杂质区中赋予第一导电类型的杂质元素是赋予p型的杂质元素，以及其中在第三杂质区、第四杂质区、第五杂质区、第六杂质区、源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素是赋予n型的杂质元素。
40.根据权利要求38的方法，其中在第一杂质区和第二杂质区中赋予第一导电类型的杂质元素是赋予n型的杂质元素，以及其中在第三杂质区、第四杂质区、第五杂质区、第六杂质区、源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素是赋予p型的杂质元素。
41.根据权利要求38的方法，进一步包括步骤在半导体层、栅绝缘层和栅电极层的上方形成层间绝缘层；在层间绝缘层和栅绝缘层中形成到达源区和漏区的开口部分；以及在开口部分中形成与源区和漏区接触的源电极层和漏电极层。
42.根据权利要求38的方法，其中激光是连续波激光。
43.根据权利要求38的方法，其中激光是脉冲激光；且激光的脉冲重复频率是0.5MHz或更高。
44.一种半导体器件的制造方法，包括步骤在绝缘表面上方形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过图案化结晶半导体膜形成半导体层；在半导体层上方形成栅绝缘层；在栅绝缘层上方形成栅电极层；使用栅电极层作为掩模，通过用赋予第一导电类型的杂质元素从倾斜于半导体层表面的一个方向掺杂该半导体层，来形成第一杂质区；使用栅电极层作掩模，通过用赋予第二导电类型的杂质元素垂直于半导体层表面掺杂该半导体层，来形成第二杂质区、第三杂质区、第四杂质区和沟道形成区；在栅电极层的侧表面上形成绝缘层；以及使用栅电极层和绝缘层作掩模，通过用赋予第三导电类型的杂质元素垂直于半导体层表面掺杂该半导体层，来形成源区、与源区接触的第五杂质区、漏区、和与漏区接触的第六杂质区；其中在第五杂质区和第六杂质区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素中每个的浓度都比源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素中的浓度低；其中第二杂质区形成在沟道形成区与第六杂质区之间且被栅电极层覆盖；以及其中与沟道形成区接触形成第五杂质区。
45.根据权利要求44的方法，其中在第一杂质区和第二杂质区中赋予第一导电类型的杂质元素是赋予p型的杂质元素，以及其中在第三杂质区、第四杂质区、第五杂质区、第六杂质区、源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素是赋予n型的杂质元素。
46.根据权利要求44的方法，其中在第一杂质区和第二杂质区中赋予第一导电类型的杂质元素是赋予n型的杂质元素，以及其中在第三杂质区、第四杂质区、第五杂质区、第六杂质区、源区和漏区中赋予第二导电类型的杂质元素和赋予第三导电类型的杂质元素是赋予p型的杂质元素。
47.根据权利要求44的方法，进一步包括步骤在半导体层、栅绝缘层和栅电极层的上方形成层间绝缘层；在层间绝缘层和栅绝缘层中形成到达源区和漏区的开口部分；以及在开口部分中形成与源区和漏区接触的源电极层和漏电极层。
48.根据权利要求44的方法，其中激光是连续波激光。
49.根据权利要求44的方法，其中激光是脉冲激光；且激光的脉冲重复频率是0.5MHz或更高。
50.一种半导体器件的制造方法，包括步骤在绝缘表面上方形成非晶半导体膜；通过用激光照射非晶半导体膜形成结晶半导体膜；通过图案化结晶半导体膜形成第一半导体层和第二半导体层；在第一半导体层和第二半导体层上方形成栅绝缘层；在栅绝缘层上方形成第一栅电极层和第二栅电极层；使用第一栅电极层和第二栅电极层作为掩模，通过用赋予第一导电类型的杂质元素从倾斜于第一半导体层和第二半导体层的表面的一个方向掺杂该第一半导体层和第二半导体层，在第一半导体层中形成第一杂质区和在第二半导体层中形成第二杂质区；以及使用第一栅电极层和第二栅电极层作掩模，通过用赋予第二导电类型的杂质元素垂直于第一半导体层和第二半导体层的表面掺杂第一半导体层和第二半导体层，在第一半导体层中形成第三杂质区、第一源区、第一漏区和第一沟道形成区，以及在第二半导体层中形成第四杂质区、第二源区、第二漏区和第二沟道形成区，其中第三杂质区形成在第一沟道形成区与第一源区之间且被第一栅电极层覆盖，其中第四杂质区形成在第二沟道形成区与第二漏区之间且被第二栅电极层覆盖，其中与第一构道形成区接触形成第一漏区，以及其中与第二沟道形成区接触形成第二源区。
51.根据权利要求50的方法，其中在第一杂质区、第二杂质区、第三杂质区和第四杂质区中赋予第一导电类型的杂质元素是赋予p型的杂质元素，以及其中在第一源区、第二源区、第一漏区和第二漏区中赋予第二导电类型的杂质元素是赋予n型的杂质元素。
52.根据权利要求50的方法，其中在第一杂质区、第二杂质区、第三杂质区和第四杂质区中赋予第一导电类型的杂质元素是赋予n型的杂质元素，以及其中在第一源区、第二源区、第一漏区和第二漏区中赋予第二导电类型的杂质元素是赋予p型的杂质元素。
53.根据权利要求50的方法，其中激光是连续波激光。
54.根据权利要求50的方法，其中激光是脉冲激光；且激光的脉冲重复频率是0.5MHz或更高。
全文摘要
在本发明中，低浓度杂质区形成在半导体层中的沟道形成区与源区或漏区之间，且被薄膜晶体管中的栅电极层覆盖。利用栅电极层作掩模，倾斜于半导体层的表面掺杂半导体层以形成低浓度杂质区。形成半导体层，以具有包括赋予一种导电类型的杂质元素的杂质区，该导电类型不同于薄膜晶体管的导电类型，由此能够精确地控制薄膜晶体管的特性。
文档编号H01L21/84GK1725513SQ20051008963
公开日2006年1月25日 申请日期2005年6月14日 优先权日2004年6月14日
发明者山崎舜平, 矶部敦生, 山口哲司, 乡户宏充 申请人:株式会社半导体能源研究所