专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及半导体存储装置及其制造方法，特别涉及DRAM等的半导体存储装置及其制造方法。
背景技术：
在现有技术中，在将电荷积蓄用电容元件配置在比特线下方的电容器底下比特线(CUBcapacitor under bitline)结构的DRAM中，凹面型的电容电极被广泛使用。在DRAM中使用凹面型的电容电极时，由于能使DRAM上形成的层间绝缘膜的表面平坦，所以凹面型的电容电极有利于细微化，因而引人注目(例如，参照专利文献1)。
下面，参照图8(a)、(b)，讲述现有技术的具有凹面型的电容电极的DRAM混载半导体装置的结构。图8(a)、(b)是表示现有技术的DRAM混载半导体装置的结构的剖面图、俯视图。如图8(a)所示，现有技术的DRAM，包括硅晶片120；围住硅晶片120中形成晶体管的区域而设置的沟道型元件分离(STI)101；在硅晶片120之上设置的栅极绝缘膜102a及栅电极102b；在硅晶片120中位于栅电极的两侧的区域设置的源·漏扩散层103；在硅晶片120之上设置的第1层间绝缘膜104；贯通第1层间绝缘膜104，分别到达源·漏扩散层103的第1比特线触点(contact)105及电容器触点106；在第1层间绝缘膜104之上设置的绝缘膜107；在绝缘膜107之上设置的第2层间绝缘膜108；贯通第2层间绝缘膜108，到达电容器触点106的上面并覆盖存储节点孔116的底面及侧面的下部电极110；覆盖下部电极110之上，并覆盖在存储节点孔116的外部中第2层间绝缘膜108的上面的电容绝缘膜111；覆盖在电容绝缘膜111之上的上部电极112；在上部电极112之上埋住存储节点孔116的第3层间绝缘膜113；贯通第3层间绝缘膜113及第2层间绝缘膜108，到达第1比特线触点105的第2比特线触点114；在第3层间绝缘膜113之上设置，与第2比特线触点114相接的第1层布线115。
在制造图8(a)所示的半导体装置的工序中，在形成上部电极112之后，在上部电极112之上形成掩模(未图示)后进行蚀刻，从而形成旨在形成第2比特线触点114的开口117。该开口117，设置在第2层间绝缘膜108中设置存储节点孔109的区域之外的区域。然后，形成贯通第3层间绝缘膜113和在开口117之下的第2层间绝缘膜108的接触孔(未图示)后，用导体膜(未图示)填埋后，形成第2比特线触点114。
从平面上观察现有技术的DRAM混载半导体装置，可以看到如图8(b)所示，具有短边长a和长边长b的存储节点孔116的边缘的形状(电容器的平面形状)和开口117，只离开余量c地配置。余量c是针对用于形成开口117的掩模对位不准(错位)而设置的。
特开2002-141424号公报可是，随着日益细微化，余量c趋于狭窄。所以，在旨在形成开口117的掩模错位时，使用该掩模进行蚀刻后，就容易产生连存储节点孔116内设置的电容绝缘膜111及下部电极112也被除去的问题。如图8(a)所示，在存储节点孔116的上方边缘部位(孔116的边缘部位中靠近第2层间绝缘膜108的上面的部位)H3中，除去上部电极112后，从而使电容绝缘膜117及下部电极110露出，一部分被除去。这样，下部电极110的面积减少，能够积蓄的电容减少，而且电容绝缘膜因蚀刻而受到损伤，存在产生泄漏电流的问题。
另外，在使用凹面型的电容电极的DRAM中，只有存储节点孔116的内侧设置的电容绝缘膜能够积蓄电容。因此，电极面积因细微化而减少后，能够积蓄的电容也减少，产生不能保持存储动作所需的量的问题。
发明内容
因此，本发明的目的在于提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置及其制造方法。
本发明的第1半导体存储装置，其特征在于是具有覆盖绝缘膜的一部分中设置的槽的表面的电容器的半导体存储装置，所述电容器包括覆盖所述槽的底面之上，覆盖所述槽的侧面之上到比所述绝缘膜的上面低的高度的下部电极；覆盖所述下部电极之上，和所述槽的侧面上被所述下部电极覆盖的部分高的部分的电容绝缘膜；在所述电容绝缘膜之上设置，通过所述电容绝缘膜做媒介，覆盖所述槽的侧面上被所述下部电极覆盖的部分高的部分的上部电极。
在这种半导体存储装置中，通过比绝缘膜的上面低地形成下部电极，从而在槽的上方边缘部(槽的边缘部中接近绝缘膜的上面的部分)，沿着槽的表面形成上部电极。因此，在槽的上方边缘部上的上部电极的厚度，朝上下方向变厚。因此，在设置电容器的区域以外的区域形成开口时，即使开口位置错开后达到电容器的一部分时，上部电极被朝上下方向过度蚀刻后，电容绝缘膜中保持电容器的电容的部分也不会露出。在这里，所谓“电容绝缘膜中保持电容器的电容的部分”，是指电容绝缘膜中被上部电极和下部电极夹持的部分，例如由于在电容绝缘膜中槽的上方边缘部之上直接形成的部分，没有形成下部电极，所以在形成开口之际的过度蚀刻的作用下，该部分的电容绝缘膜露出后，也不会产生出现泄漏电流等的不良影响。这样，在本发明的第1半导体存储装置中，即使开口在电容器内形成，也不会对有助于电容的电容绝缘膜造成损伤，所以不需要象现有技术那样，在开口和槽之间，设置调整余量。这样，由于能够在将存储单元尺寸保持一定的状态下，将槽的上方边缘部扩大到与开口相接的区域，所以可以一边实现细微化，一边积蓄许多的电容。
所述开口，具体地说，就是指在具有CUB结构的半导体存储装置中，为了形成比特线触点的开口。在这时的半导体存储装置中，所述上部电极还包括从所述槽的内部中的所述电容绝缘膜之上，在遍及所述槽的外部中的所述绝缘膜的上方设置，在所述上部电极中的所述绝缘膜的上方设置的部分的至少一部分设置，贯通所述上部电极后到达所述绝缘膜的开口；所述开口的下方中的贯通所述绝缘膜的比特线触点。
在所述开口从所需的位置错开时，所述开口从所述绝缘膜之上，遍及所述电容器中的一部分之上设置，所述开口中在所述电容器之上设置的部分的底面，处于比所述下部电极的上端高的位置。
所述半导体存储装置是DRAM时的具体结构，还包括半导体基板，在所述半导体基板之上设置的栅极绝缘膜，在所述栅极绝缘膜之上设置的栅电极，在所述半导体基板中所述栅电极的一侧设置的杂质扩散层，在所述半导体基板之上设置的层间绝缘膜，贯通所述层间绝缘膜到达所述杂质扩散层的电容器触点；所述绝缘膜，设置在所述层间绝缘膜的上方；所述槽底面，与所述电容器触点之上相接。
所述下部电极的上端，从所述绝缘膜的上面，以所述上部电极的膜厚的0.3倍以上的距离配置在其下，从而能够切实防止在形成开口之际的过度蚀刻的作用下，电容绝缘膜中保持电容的部分露出。
本发明的第2半导体存储装置，其特征在于是具备覆盖绝缘膜的一部分上设置的槽的表面的电容器的半导体存储装置，所述绝缘膜，具有第1绝缘膜，和在所述第1绝缘膜之上设置、在所述槽的侧面中比所述第1绝缘膜向内侧突出的第2绝缘膜；所述电容器，具有覆盖所述槽的表面中露出所述第1绝缘膜的部分的下部电极，覆盖所述上部电极之上和所述槽的表面中露出所述第2绝缘膜的部分的电容绝缘膜，覆盖所述电容绝缘膜之上的上部电极。
在这种半导体存储装置中，在槽的侧面中，覆盖第2绝缘膜的上方的电容绝缘膜中，不能积蓄电容器的电容。所以，在设置电容器的区域以外的区域形成开口时，即使开口位置错开，达到电容器的一部分，上部电极被朝上下方向过度蚀刻时，电容绝缘膜中电容器的保持电容的部分也不会露出。这样，在本发明的第2半导体存储装置中，即使涉及电容器内地形成开口，也不会影响电容，所以不需要象现有技术这样，在开口和槽之间设置调整余量。这样，能够在存储器单元尺寸保持一定的状态下，将槽的上方边缘部位扩大到与开口相接的区域，所以能够一边实现细微化，一边积蓄较多的电容。
所述下部电极中的上端部，最好比所述下部电极中的除了所述上端部之外的部分薄。这时，在槽的侧面中第1绝缘膜和第2绝缘膜的交界处，覆盖该部分的上方的上部电极的凸缘(阶差)变小。因此，即使开口错位达到电容器时，槽的侧面中设置在第1绝缘膜的上方的电容绝缘膜也不容易被除去。
在所述槽的表面，所述第2绝缘膜最好大于所述下部电极的膜厚和所述电容绝缘膜的膜厚之差，比所述第1绝缘膜突出。这时，能够更切实地防止保持电容的电容绝缘膜被除去。
所述开口，具体地说，就是指在具有CUB结构的半导体存储装置中，为了形成比特线触点的开口。在这时的半导体存储装置中，所述上部电极还包括从所述槽的内部中的所述电容绝缘膜之上，在遍及所述槽的外部中的所述绝缘膜的上方设置，在所述上部电极中的所述绝缘膜的上方设置的部分的至少一部分设置，贯通所述上部电极后到达所述绝缘膜的开口；所述开口的下方中的贯通所述绝缘膜的比特线触点。
所述半导体存储装置是DRAM时的具体结构，还包括半导体基板，在所述半导体基板之上设置的栅极绝缘膜，在所述栅极绝缘膜之上设置的栅电极，在所述半导体基板中所述栅电极的一侧设置的杂质扩散层，在所述半导体基板之上设置的层间绝缘膜，贯通所述层间绝缘膜到达所述杂质扩散层的电容器触点；所述绝缘膜，设置在所述层间绝缘膜的上方；所述槽底面，与所述电容器触点之上相接。
所述第1绝缘膜，最好是PSG(Phospho Silicate Glass)；所述第2绝缘膜，最好是NSG(Non doped Silicate Glass)。这时，由于NSG的湿蚀刻速率小于PSG，所以采用湿蚀刻形成槽后，能够使第2绝缘膜比第1绝缘膜向内侧突出。
所述第2绝缘膜，可以是在和第1绝缘膜同一材质中包含硼的物质。这时，由于硼的浓度增大后，湿蚀刻速率就要变小，所以采用湿蚀刻形成槽后，能够使第2绝缘膜比第1绝缘膜向内侧突出。
本发明的第1半导体存储装置的制造方法，其特征在于是具备具有下部电极、上部电极、介于所述下部电极和所述上部电极之间的电容绝缘膜的电容器的半导体存储装置的制造方法，包括在绝缘膜的一部分中形成槽的工序(a)；在形成覆盖所述槽的底面及侧面的导体膜后，通过所述导体膜做媒介，形成覆盖所述槽的下部的掩模后进行各向异性蚀刻，从而除去所述导体膜中未被所述掩模覆盖的部分，形成覆盖所述槽的侧面上的所述下部电极，直到比所述绝缘膜的上面低的高度为止的工序(b)；在所述下部电极之上，形成所述电容绝缘膜的工序(c)；在所述电容绝缘膜之上，形成所述上部电极工序(d)。
在该制造方法中，由于下部电极比绝缘膜的上面低地形成，所以在槽的上方边缘部，可以沿着槽的表面形成上部电极。因此，能够将槽的上方边缘部上的上部电极的厚度，朝上下方向加厚。这样，在工序(d)后，在设置电容器的区域以外的区域形成开口时，即使开口位置错开，达到电容器的一部分，上部电极被朝上下方向过度蚀刻时，电容绝缘膜中电容器的保持电容的部分也不会露出。这样，即使涉及电容器内地形成开口，也不会影响电容，所以不需要象现有技术这样，在开口和槽之间设置调整余量。这样，能够在存储器单元尺寸保持一定的状态下，将槽的上方边缘部位扩大到与开口相接的区域，所以能够制造可以一边实现细微化、一边积蓄较多的电容的半导体存储装置。
所述开口，具体地说，就是指在具有CUB结构的半导体存储装置中，为了形成比特线触点的开口。在这时的制造方法中，在上述工序(d)中，还包括从所述槽的内部中的所述电容绝缘膜之上，形成在所述槽的外部中朝所述绝缘膜的上方延伸的所述上部电极，在所述上部电极中，在位于所述绝缘膜的上方的部分之上，形成具有开口的掩模后进行蚀刻，从而形成开口的工序(e)；形成贯通所述开口露出的所述绝缘膜的比特线触点的工序(f)。
本发明的第2半导体存储装置的制造方法，其特征在于是具备具有下部电极、上部电极、介于所述下部电极和所述上部电极之间具有电容的电容器的半导体存储装置的制造方法，包括形成第1绝缘膜，和位于所述第1绝缘膜之上、湿蚀刻速率比所述第1绝缘膜低的第2绝缘膜的工序(a)；对所述第1绝缘膜及所述第2绝缘膜进行湿蚀刻，从而形成贯通所述第2绝缘膜及所述第1绝缘膜、使所述第2绝缘膜比所述第1绝缘膜向内侧突出的槽的工序(b)；形成覆盖所述槽中所述第1绝缘膜露出的部分的所述下部电极的工序(c)；在所述下部电极之上，形成所述电容绝缘膜的工序(d)；在所述电容绝缘膜之上，形成所述上部电极的工序(e)。
在该制造方法中，在槽的侧面覆盖第2绝缘膜的上方的部分的电容绝缘膜，不能积蓄电容器的电容。所以，在工序(e)后，在设置电容器的区域之外的区域形成开口时，即使开口的位置错开达到电容器的一部分，上部电极在上下方向上被过度蚀刻，电容绝缘膜中保持电容器的电容的部分也不会露出。这样，即使开口涉及电容器内地形成，也不会影响电容，所以不必象现有技术那样，在开口和槽之间设置调整余量。这样，能够在存储器单元尺寸保持一定的状态下，将槽的上方边缘部位扩大到与开口相接的区域，所以能够制造可以一边实现细微化、一边积蓄较多的电容的半导体存储装置。
所述开口，具体地说，就是指在具有CUB结构的半导体存储装置中，为了形成比特线触点的开口。在这时的制造方法中，在上述工序(e)中，还包括从所述槽的内部中的所述电容绝缘膜之上，形成在所述槽的外部中朝所述第2绝缘膜的上方延伸的所述上部电极，在所述上部电极中，在位于所述第2绝缘膜的上方的部分之上，形成具有开口的掩模后进行蚀刻，从而形成开口的工序(f)；形成贯通所述开口露出的所述第1绝缘膜及第2绝缘膜的比特线触点的工序(g)。
在所述工序(c)中，可以在形成覆盖所述槽的整个表面的导体膜后，形成填埋所述槽中比所述第1绝缘膜和所述第2绝缘膜的交界靠下的区域的掩模后进行蚀刻，从而除去导体膜中未被所属掩模覆盖的区域后，形成所述下部电极。这样，可以使下部电极的上端部，比其它部分薄。这时，在槽的侧面中第1绝缘膜和第2绝缘膜的交界中，能够减小覆盖该部分的上方的上部电极的凸缘(阶差)。因此，在开口错开达到电容器时，也不容易除去槽的侧面中在第1绝缘膜的上方设置的电容绝缘膜。
在本发明的半导体存储装置中，能够一边实现细微化，一边抑制泄漏电流，而且能够保持较多的电容。
图1(a)～(c)是表示本发明的第1实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图2(a)～(c)是表示本发明的第1实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图3是表示本发明的第1实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图4是表示本发明的第1实施方式中的半导体存储装置的结构的俯视图。
图5(a)～(c)是表示本发明的第2实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图6(a)～(c)是表示本发明的第2实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图7是表示本发明的第2实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
图8(a)、(b)是表示现有技术的DRAM混载半导体装置的结构的剖面图、俯视图。
具体实施例方式
(第1实施方式)下面，参照附图，讲述本发明的第1实施方式涉及的半导体存储装置的制造方法。图1(a)～(c)、图2(a)～(c)及图3，是表示本发明的第1实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
在本实施方式的制造方法中，首先，在图1(a)所示的工序中，在硅基板20中的包围形成有晶体管的区域的区域，形成STI1，然后在硅基板20之上，形成厚6nm的栅极绝缘膜2a。再在栅极绝缘膜2a之上，堆积多晶硅(未图示)后，在多晶硅上形成掩模(未图示)进行干蚀刻，从而形成成为字线的厚150nm的栅电极2b。然后，以栅电极2b为掩模，进行离子注入，从而在硅基板20中位于栅电极2b的两侧的区域，形成厚100nm的杂质扩散层3。然后，在硅基板20之上，堆积由覆盖栅电极2b的BPSG(Boron Phospho Silicate Glass)等构成的第1层间绝缘膜4，再采用CMP使之平坦化，从而将第1层间绝缘膜4的厚度做成500nm左右的均匀状态。
接着，在图1(b)所示的工序中，在第1层间绝缘膜4之上形成掩模(未图示)后进行蚀刻，从而形成贯通第1层间绝缘膜4、到达杂质扩散层3中的漏极区的比特线接触孔(未图示)和到达杂质扩散层3中的源极区的电容器接触孔(未图示)。然后，用厚10nm的TiN构成的势垒金属5a、6a覆盖比特线接触孔及电容器接触孔的表面后，再用钨等导电膜5a、6b填埋，从而形成比特线触点5及电容器触点6。然后，在第1层间绝缘膜4之上，用50nm的厚度堆积硅氮化膜等绝缘膜7。
接着，在图1(c)所示的工序中，在绝缘膜7上，用800nm的厚度形成BPSG等的第2层间绝缘膜8。然后，在第2层间绝缘膜8之上，形成将电容器形成区域敞开的抗蚀剂掩模(未图示)后进行干蚀刻，从而去除电容器形成区域的第2层间绝缘膜8及绝缘膜7，形成上方边缘部(边缘部中靠近第2层间绝缘膜8的上面的部分)H1是长边为0.5μm、短边为0.2μm的矩形的存储节点孔9。形成存储节点孔9的干蚀刻分为2个阶段进行，在第1阶段的干蚀刻中，将绝缘膜7作为蚀刻限制器，除去第2层间绝缘膜8，直到绝缘膜7的表面露出为止；在第2阶段的干蚀刻中，有选择地除去露出的绝缘膜7。
接着，在图2(a)所示的工序中，从存储节点孔9的底面及侧面，形成向存储节点孔9的外部的第2层间绝缘膜8之上延伸的厚30nm的TiN膜(未图示)。然后，往基板上涂敷抗蚀剂(未图示)，进行全面曝光，从而只留下存储节点孔9内的抗蚀剂(未图示)。在这种状态下，进行有选择地除去TiN的各向异性蚀刻，从而在存储节点孔9的底面及侧面上形成由厚度为30nm的TiN构成的下部电极10。这时，进行将TiN的厚度除去80nm左右的量的各向异性蚀刻，从而使下部电极10的上端比第2层间绝缘膜8的上面低50nm左右。就是说，在存储节点孔9的侧面，在距第2层间绝缘膜8的上面50nm以上的深度的区域，形成下部电极10。
接着，在图2(b)所示的工序中，在下部电极10之上及第2层间绝缘膜8之上，堆积例如由Ta2O5等构成的厚20nm的电容绝缘膜11。在这里，由于用比第2层间绝缘膜8的上面低的高度设置下部电极10，所以电容绝缘膜11就直接与存储节点孔9的侧面中不与下部电极10相接的区域、即存储节点孔9中的上方边缘部H1的表面相接。然后，在电容绝缘膜11之上，形成由厚50nm左右的TiN膜(未图示)构成的上部电极12。
接着，在图2(c)所示的工序中，在上部电极12之上，形成敞开比特线触点形成区的掩模(未图示)，接着进行蚀刻、从而形成开口17，这时，对上部电极12进行30％左右、即相当于15nm的TiN膜的过度蚀刻，从而将存储单元区内的比特线触点形成区和存储单元区外的整个部位中的上部电极12和电容绝缘膜11全部去掉。在图2(c)中，示出了开口17的位置从所需的位置错开，左端部朝着开口17达到存储节点孔9内的电容器时的情况。开口17的错开，是由于形成开口17时的掩模(未图示)的位置从所需的位置错开后造成的。
然后，在图3所示的工序中，在上部电极12之上，以600nm的厚度堆积BPSG等的第3层间绝缘膜13，采用CMP法使存储节点孔9的外部中的上部电极12上的第3层间绝缘膜13平坦化，直到第3层间绝缘膜13的厚度为200nm为止。然后，形成贯通第3层间绝缘膜13和开口17之下的第2层间绝缘膜8、到达比特线触点15的比特线触点14。再在第3层间绝缘膜13之上，形成与比特线触点14相接的第1层布线15。通过以上工序，可以形成CUB结构的电容器。
下面，与现在技术比较，讲述获得的效果。在现在技术中，伴随着微细化，图8(b)所示的余量c变小，所以如图8(a)所示，开口117错位后，存储节点孔116的上方边缘部H3上的上部电极112被除去，出现电容绝缘膜113露出的问题。
与此不同，在本实施方式中，如图2(c)所示，下部电极10低于第2层间绝缘膜8的上面形成后，在存储节点孔9的上方边缘部H1中，上部电极12沿着存储节点孔9的侧面形成。因此，在存储节点孔9的上方边缘部H1中的上部电极12的厚度，朝上方方向变厚。这样，在形成开口17的工序中，即使开口17错位达到电容器，从而使上部电极12在上下方向上被过度蚀刻后，电容绝缘膜11中的保持电容器的电容的部分也不会露出来。在这里，所谓“电容绝缘膜11中的保持电容器的电容的部分”，是指电容绝缘膜11中的被上部电极12和下部电极10夹持的部分，例如，在位于电容绝缘膜11中的存储节点孔9的上方边缘部H1和上部电极12之间的部分，由于没有形成下部电极10，所以如图2(c)所示，该部分的电容绝缘膜11即使露出来，也不会产生出现泄漏电流等的坏影响。
综上所述，在采用本实施方式的方法形成的电容器中，即使开口17在电容器内形成，也不会影响电容，所以不需要象现有技术那样，在开口17和存储节点孔9中的电容器之间设置调整余量c。就是说，在本实施方式中，如图4所示，可以在使存储单元尺寸一定的状态下，将存储节点孔9的上方边缘部H1扩大到与开口17相接的区域。这样，可以一边实现细微化，一边积蓄较多的电容。此外，图4是表示本发明的第1实施方式中的半导体存储装置的结构的俯视图。
在这里，将本实施方式中的电容器的具体的总面积与现有技术进行比较。此外所谓“电容器的总面积”，是存储节点孔9的底面中的电容器的面积(称作“底面积”)和侧面中的电容器的面积(称作“侧面积”)之和。在图8(b)所示的现有技术的电容器中，电容器短边长为0.2μm、电容器长边长为0.45μm、调整余量c为0.05μm、存储节点孔9的高度(设置电容器的区域的高度)为0.85μm时，总面积成为下述值。
底面积0.2×0.45＝0.09(μm2)侧面积0.85×(0.45×2+0.2×2)＝1.105(μm2)总面积0.09+1.105＝1.195(μm2)另一方面，在本实施方式中，由于不需要调整余量，所以在与现有技术相同面积的存储单元中，电容器的长边可以增大0.05μm。另一方面，在本实施方式的存储节点孔9的上方边缘部H1之上，由于到0.05μm的深度处不设置下部电极10，所以电容器的高度比现有技术的低0.05μm。其结果，本实施方式的电容器短边长a为0.2μm，电容器长边长b+c为0.5μm，设置电容器的区域的高度为0.8μm。这时，总面积成为下述值。
底面积0.2×0.5＝0.1(μm2)侧面积0.8×(0.5×2+0.2×2)＝1.12(μm2)总面积0.1+1.12＝1.22(μm2)由以上结果可知实际上，在本实施方式中，电容器面积比现有技术增大。
(第2实施方式)下面，参照附图，讲述本发明的第2实施方式涉及的半导体存储装置的制造方法。图5(a)～(c)、图6(a)～(c)及图7，是表示本发明的第2实施方式涉及的CUB结构的DRAM的制造工序的剖面图。
在本实施方式的制造方法中，通过和第1实施方式一样的方法，在图5(a)所示的工序中，在硅基板20中形成STI1，然后形成栅极绝缘膜2a、栅电极2b、杂质扩散层3及第1层间绝缘膜4，再在图4(b)所示的工序中，形成比特线触点5、电容器触点6及绝缘膜7。
接着，在图5(c)所示的工序中，在绝缘膜7上，形成750nm的厚度的第2层间绝缘膜21，再在第2层间绝缘膜21之上，形成厚度50nm的绝缘膜22。作为该第2层间绝缘膜21，选择对湿蚀刻而言的蚀刻速率比绝缘膜22高的材质。例如，作为第2层间绝缘膜21，可以使用PSG；作为绝缘膜22，可以使用NSG。此外，所谓“湿蚀刻”，是在第2层间绝缘膜21及绝缘膜22的电容器形成区域形成存储节点孔9之际的湿蚀刻，后文对此还要进行讲述。
然后，在绝缘膜22之上，形成将形成电容器的区域蔽开的抗蚀剂(未图示)，再以抗蚀剂作掩模进行干蚀刻，从而形成贯通绝缘膜22、第2层间绝缘膜21及绝缘膜7后到达电容器触点16的上面的存储节点孔9。然后，进行例如使用氢氟酸溶液的湿蚀刻。该湿蚀刻，用对第2层间绝缘膜21的蚀刻速率比绝缘膜22高的条件进行。这样，在存储节点孔9内，第2层间绝缘膜21就比绝缘膜22较多地被除去，所以存储节点孔9内侧面是第2层间绝缘膜21的部分的口径，就比侧面是绝缘膜22的部分的口径宽40nm左右。
在这里，除了上述的用不同的材质形成第2层间绝缘膜21和绝缘膜22的方法之外，还可以采用向第2层间绝缘膜21的上部注入硼，使第2层间绝缘膜21的上部和其它部分的蚀刻速率互不相同的方法。这时，可以用800nm的厚度形成第2层间绝缘膜21后，再将硼注入到50nm的深度为止。由于硼浓度增高后，湿蚀刻的蚀刻速率就要变慢，所以可以使绝缘膜22的蚀刻速率比第2层间绝缘膜21的蚀刻速率慢。
接着，在图6(a)所示的工序中，在存储节点孔9的底面及侧面之上，形成厚30nm的TiN膜(未图示)。然后，往基板上涂敷抗蚀剂(未图示)，进行全面曝光，从而只留下存储节点孔9内的抗蚀剂。然后，进行将TiN的厚度除去130nm左右的量的各向异性蚀刻，从而形成由TiN构成的下部电极23。由于通过该蚀刻后，下部电极23中的上端部露出来，所以薄到10nm左右的厚度为止，下部电极23中除上端部之外的区域被抗蚀剂覆盖，所以残留下来。
接着，在图6(b)所示的工序中，在存储节点孔9内的下部电极23之上及存储节点孔9外部的绝缘膜22之上，形成20nm厚的由Ta2O5构成的电容绝缘膜24。然后，在电容绝缘膜24之上，形成由厚50nm的TiN构成的上部电极25。
接着，在图6(c)所示的工序中，在上部电极25之上，形成敞开比特线触点形成区的掩模26，接着进行干蚀刻、从而形成开口27。在图6(c)中，表示开口27的位置从所需的位置错开，左端部朝着开口27达到存储节点孔9内的电容器时的情况。开口17的错开，是由于掩模26的位置从所需的位置错开后造成的。
然后，在图7所示的工序中，采用和第1实施方式一样的方式，形成第3层间绝缘膜13、比特线触点14及第1层布线15。通过以上工序，可以形成CUB结构的电容器。
在本实施方式的电容器中，如图5(c)所示，位于存储节点孔9的上方边缘部H2的绝缘膜22的侧面，比第2层间绝缘膜21的侧面突出，在位于该上方边缘部H2的绝缘膜22的侧面上不形成下部电极23，所以在存储节点孔9的上方边缘部H2的侧面上形成的电容绝缘膜24不积蓄电容。这样，如图6(c)所示，在开口27错位达到电容器时，在存储节点孔9的上方边缘部H2的侧面上设置的上部电极25及电容绝缘膜24即使被除去，也不会带来问题。另一方面，积蓄电容的区域，是高度设置得比存储节点孔9的上方边缘部H2低的下部电极23、电容绝缘膜24及上部电极25。因此，如图7所示，由于存储节点孔9的上方边缘部H2突出来，其下的部分凹进去，所以在上方边缘部H2和其下的部分的交界处，上部电极25的凸缘(阶差)变小。因此，即使开口27错位、达到电容器时，也难以除去高度设置得比存储节点孔9的上方边缘部H2低的下部电极23、电容绝缘膜24及上部电极25。
综上所述，在采用本实施方式的方法形成的电容器中，即使开口27在电容器内形成，也不会给有助于电容的电容绝缘膜24带来损伤，所以不需要象现有技术那样，在开口27和存储节点孔9中的电容器之间设置调整余量c。就是说，在本实施方式中，可以在使存储单元尺寸一定的状态下，将存储节点孔9的电容器扩大到与开口27相接的区域。这样，可以一边实现细微化，一边积蓄较多的电容。
这里，在本实施方式中，为了做到即使开口27到达电容器上也不会给有助于电容量的电容绝缘膜24带来损伤，只要满足下列某个条件即可。作为第1个条件，使对于第2层间绝缘膜21的侧面而言的绝缘膜22侧面的突出宽度，与下部电极23的膜厚同等或其上。作为第2个条件，当对于第2层间绝缘膜21的侧面而言的绝缘膜22侧面的突出宽度比下部电极23的膜厚小时，使上部电极25的膜厚比下部电极23的膜厚与突出宽度的差值(下部电极23的膜-突出宽度)更厚地形成。只要满足这些条件中的某一个，形成开口27之际的干蚀刻就不回给有助于电容量的电容绝缘膜24造成损伤。这时，容许的重叠量，是即使被蚀刻在存储节点孔9内的底面形成的电容绝缘膜24也不会露出来的直到图6(c)所示边界d为止的范围。
本发明的半导体存储装置，在可以一边实现细微化一边抑制泄漏电流、而且能够保持较多的电容这一点上，被产业利用的可能性很大。
权利要求
1.一种半导体存储装置，具有覆盖设置在绝缘膜的一部分上的槽的表面的电容器，其特征在于所述电容器包括下部电极，其覆盖所述槽的底面之上，并将所述槽的侧面之上覆盖到比所述绝缘膜的上面低的高度；电容绝缘膜，其覆盖所述下部电极之上，和所述槽的侧面上比被所述下部电极覆盖的部分更高的部分；以及上部电极，其设置在所述电容绝缘膜之上，隔着所述电容绝缘膜，覆盖所述槽的侧面上比被所述下部电极覆盖的部分更高的部分。
2.如权利要求1所述的半导体存储装置，其特征在于，所述上部电极，从所述槽的内部中的所述电容绝缘膜之上，一直设置到所述槽的外部的所述绝缘膜的上方，所述半导体存储装置还包括设置在所述上部电极中的设置在所述绝缘膜的上方的部分的至少一部分，贯通所述上部电极后到达所述绝缘膜的开口；和贯通所述开口的下方的所述绝缘膜的比特线触点。
3.如权利要求2所述的半导体存储装置，其特征在于所述开口从所述绝缘膜之上，一直设置到所述电容器中的一部分之上，所述开口中在所述电容器之上设置的部分的底面，处于比所述下部电极的上端更高的位置。
4.如权利要求1～3任一项所述的半导体存储装置，其特征在于，还包括半导体基板、在所述半导体基板之上设置的栅极绝缘膜、在所述栅极绝缘膜之上设置的栅电极、在所述半导体基板中的所述栅电极的一侧设置的杂质扩散层、在所述半导体基板之上设置的层间绝缘膜、以及贯通所述层间绝缘膜到达所述杂质扩散层的电容器触点；所述绝缘膜，设置在所述层间绝缘膜的上方；所述槽的底面，与所述电容器触点之上相接。
5.如权利要求1～3任一项所述的半导体存储装置，其特征在于所述下部电极的上端，配置在从所述绝缘膜的上面起的所述上部电极的膜厚的0.3倍以上的距离之下。
6.一种半导体存储装置，具备覆盖设置在绝缘膜的一部分上的槽的表面的电容器，其特征在于所述绝缘膜，具有第1绝缘膜、和设置在所述第1绝缘膜之上并在所述槽的侧面中比所述第1绝缘膜更向内侧突出的第2绝缘膜；所述电容器，具有覆盖所述槽的表面中所述第1绝缘膜露出的部分的下部电极、覆盖所述下部电极之上和所述槽的表面中所述第2绝缘膜露出的部分的电容绝缘膜、以及覆盖所述电容绝缘膜之上的上部电极。
7.如权利要求6所述的半导体存储装置，其特征在于所述下部电极中的上端部，比所述下部电极中的除了所述上端部之外的部分薄。
8.如权利要求6或7所述的半导体存储装置，其特征在于在所述槽的表面，所述第2绝缘膜比所述第1绝缘膜突出的量，大于所述下部电极的膜厚与所述电容绝缘膜的膜厚之差。
9.如权利要求6或7所述的半导体存储装置，其特征在于所述上部电极，从所述槽的内部中的所述电容绝缘膜之上，一直设置到所述槽的外部的所述绝缘膜的上方，所述半导体存储装置还包括设置在所述上部电极中的设置在所述绝缘膜的上方的部分的至少一部分，贯通所述上部电极后到达所述绝缘膜的开口；和贯通所述开口的下方的所述绝缘膜的比特线触点。
10.如权利要求6或7所述的半导体存储装置，其特征在于，还包括半导体基板、在所述半导体基板之上设置的栅极绝缘膜、在所述栅极绝缘膜之上设置的栅电极、在所述半导体基板中所述栅电极的一侧设置的杂质扩散层、在所述半导体基板之上设置的层间绝缘膜、以及贯通所述层间绝缘膜到达所述杂质扩散层的电容器触点；所述绝缘膜，设置在所述层间绝缘膜的上方；所述槽的底面，与所述电容器触点之上相接。
11.如权利要求6或7所述的半导体存储装置，其特征在于所述第1绝缘膜，是PSG；所述第2绝缘膜，是NSG。
12.如权利要求6或7所述的半导体存储装置，其特征在于所述第2绝缘膜，是在和第1绝缘膜同一材质中包含硼的物质。
13.一种半导体存储装置的制造方法，是具备具有下部电极、上部电极、介于所述下部电极与所述上部电极之间的电容绝缘膜的电容器的半导体存储装置的制造方法，其特征在于包括在绝缘膜的一部分中形成槽的工序a；在形成覆盖所述槽的底面及侧面的导体膜后，隔着所述导体膜形成覆盖所述槽的下部的掩模后进行各向异性蚀刻，从而除去所述导体膜中未被所述掩模覆盖的部分，形成将所述槽的侧面上覆盖到比所述绝缘膜的上面低的高度的所述下部电极的工序b；在所述下部电极之上，形成所述电容绝缘膜的工序c；以及在所述电容绝缘膜之上，形成所述上部电极工序d。
14.如权利要求13所述的半导体存储装置的制造方法，其特征在于，在所述工序d中，从所述槽的内部中的所述电容绝缘膜之上，形成一直延伸到所述槽的外部的所述绝缘膜的上方的所述上部电极，所述半导体存储装置的制造方法还包括在所述上部电极中，在位于所述绝缘膜的上方的部分之上，形成具有开口的掩模后进行蚀刻，从而形成开口的工序e；和形成贯通在所述开口露出的所述绝缘膜的比特线触点的工序f。
15.一种半导体存储装置的制造方法，是具备具有下部电极、上部电极、介于所述下部电极与所述上部电极之间的电容绝缘膜的电容器的半导体存储装置的制造方法，其特征在于包括形成第1绝缘膜，和位于所述第1绝缘膜之上、湿蚀刻速率比所述第1绝缘膜低的第2绝缘膜的工序a；对所述第1绝缘膜及所述第2绝缘膜进行湿蚀刻，从而形成贯通所述第2绝缘膜及所述第1绝缘膜、使所述第2绝缘膜比所述第1绝缘膜更向内侧突出的槽的工序b；形成覆盖所述槽中所述第1绝缘膜露出的部分的所述下部电极的工序c；在所述下部电极之上，形成所述电容绝缘膜的工序d；以及在所述电容绝缘膜之上，形成所述上部电极的工序e。
16.如权利要求15所述的半导体存储装置的制造方法，其特征在于，在所述工序e中，从所述槽的内部中的所述电容绝缘膜之上，形成一直延伸到所述槽的外部的所述第2绝缘膜的上方的上部电极，所述半导体存储装置的制造方法还包括在所述上部电极中，在位于所述第2绝缘膜的上方的部分之上，形成具有开口的掩模后进行蚀刻，从而形成开口的工序f；和形成贯通在所述开口露出的所述第1绝缘膜及第2绝缘膜的比特线触点的工序g。
17.如权利要求15或16所述的半导体存储装置的制造方法，其特征在于在所述工序c中，在形成覆盖所述槽的整个表面的导体膜后，形成填埋所述槽中比所述第1绝缘膜和所述第2绝缘膜的交界靠下的区域的掩模后进行蚀刻，从而除去所述导体膜中未被所述掩模覆盖的区域后，形成所述下部电极。
全文摘要
本发明的半导体存储装置的电容器包括覆盖存储节点孔(9)的底面，将侧面覆盖到比第2层间绝缘膜(8)的上面的高度低的高度的下部电极(10)；覆盖下部电极之上的电容绝缘膜(11)；覆盖电容绝缘膜(11)之上的上部电极(12)。在该结构中，即使旨在形成比特线触点(14)的开口(17)错位达到电容器，积蓄电容的部分的电容绝缘膜也不会露出来。因此，能够抑制泄漏电流的产生。另外，由于不需要在存储节点孔(9)和开口(17)之间设置余量，所以能够在实现细微化的同时，还能在将存储单元尺寸保持一定的状态下，增加能够保持的电容。提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置。
文档编号H01L21/8242GK1767200SQ20051009140
公开日2006年5月3日 申请日期2005年8月10日 优先权日2004年10月27日
发明者新井秀幸, 中林隆, 大塚隆史 申请人:松下电器产业株式会社