专利名称：具有集成的闪存与外围电路的半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，并且特别涉及一种具有非易失性存储器的半导体器件及其制造方法，其中，该非易失性存储器是叠置栅极结构，其形成在半导体衬底表面上的栅极绝缘膜(隧道绝缘膜)上。叠置栅极结构包括浮动栅极(典型为多晶硅层)、电极间绝缘膜(典型为氧化物膜/氮化物膜/氧化物膜的ONO叠置绝缘膜)以及控制栅极(典型为多晶硅层)。
背景技术：
现在通常使用具有双层多晶硅层的非易失性半导体存储器，比如闪存等。通过如下步骤可形成闪存在硅衬底上形成隧道(tunneling)氧化物膜；在隧道氧化物膜上形成第一多晶硅层的浮动栅极；以及形成第二多晶硅层的控制栅极，其中将电极间绝缘膜插置在浮动栅极和控制栅极之间。氧化物膜/氮化物膜/氧化物膜的叠层ONO膜被用作电极间绝缘膜。通过在控制栅极与衬底之间施加电压，可以从衬底注入(写入)电荷到浮动栅极，以及将浮动栅极中的电荷排放(擦除)到衬底。
浮动栅极独立形成在各个存储单元(cell)中。控制栅极由多个存储单元共用。为使控制栅极与浮动栅极之间电绝缘，ONO膜覆盖被控制栅极覆盖的浮动栅极的上表面和侧壁。
在集成的外围电路区域中，第一多晶硅层被去除，而由第二多晶硅层形成单层栅极。在闪存中，在形成叠置栅极之后，执行特殊处理，如侧壁氧化。如果在外围电路区域中的晶体管的栅极被图案化之后执行这些专门处理，则会出现不希望碰到的问题，例如由于侧壁氧化而出现鸟喙(bird’s beak)，从而使得晶体管的性能退化。为了避免这样的问题，在形成闪存的叠置栅极的处理期间，第二多晶硅层不被图案化，而被保留下来。
通过将布线与闪存的浮动栅极相连接，闪存可用作MOS晶体管。通过使用闪存制造工艺能够形成晶体管。这个晶体管被称为第一多晶硅晶体管。
为了形成闪存的电绝缘浮动栅极，首先，覆盖有源区的第一多晶硅层形成为平行的条纹形状，并且利用ONO膜覆盖。在ONO膜被图案化之后，在整个衬底表面上沉积第二多晶硅层。通过设置与第一多晶硅层的平行条纹交叉的控制栅极掩模图案，蚀刻第二多晶硅层、ONO膜及第一多晶硅层，以形成叠置电极。
与采用单层栅极的外围电路区域分开，在闪存区域和第一多晶硅晶体管区域中共同地使用大多数制造工艺。尽管在第一多晶硅晶体管区域中辅助形成第二多晶硅层，但是就电学意义(electric sense)上来说，这一层不是必须的。第一和第二多晶硅层可被图案化成相同的形状。在第一多晶硅晶体管区域中留下第一多晶硅层，而在其外围区域中去除第一多晶硅层。第一多晶硅层的外缘在第一多晶硅晶体管区域外侧延伸。ONO膜形成在第一多晶硅层的上表面和外围侧壁上。
之后，形成第二多晶硅层。通过掩蔽掉(mask out)外围电路区域，蚀刻闪存区域和第一多晶硅晶体管区域中的第二多晶硅层、ONO膜及第一多晶硅层，以形成叠置栅极。第一多晶硅层外围侧壁上的ONO膜难以完全去除。
在叠置栅极的侧壁被热氧化之后，在整个衬底表面上沉积氮化硅膜，并通过反应离子蚀刻(RIE)在叠置栅极的侧壁上形成侧壁间隔物。在覆盖外围电路区域的第二多晶硅层的外围侧壁上还形成侧壁。然后，蚀刻外围电路区域中的第二多晶硅层。第二多晶硅层的外围侧壁不容易完全去除。
对于叠置栅极区域(闪存区域+第一多晶硅晶体管区域)及对于外围电路区域，通过不同的工艺图案化第二多晶硅层。如上所述，在叠置栅极区域和单层栅极层之间的边界区域易于形成残留物。残留物容易剥离，而形成尘埃。
参照附图来进行相关描述。图10A和图10B为与外围电路区域相邻的闪存区域的局部平面图以及与外围电路区域相邻的第一多晶硅晶体管区域的局部平面图。图11A1至11A4和图11B1至11B4为显示制造工艺期间闪存区域和第一多晶硅晶体管区域结构的横截面图。
如图10A和10B所示，在闪存区域和第一多晶硅晶体管区域中，沿垂直方向延伸的多个有源区AR限定为互相平行，并且被隔离区域ISO围绕。在闪存区域中，多个第一多晶硅层p1s被图案化成条纹形状，其相互分离且覆盖每个有源区AR。在第一多晶硅晶体管区域中，第一多晶硅层p1s被图案化成单平面形状，其覆盖如虚线p1p所示的整个区域。形成氧化物膜/氮化物膜/氧化物膜的叠置绝缘层ONO，以覆盖第一多晶硅层p1(p1s和p1p总地表示为p1)。叠置绝缘膜ONO在第一多晶硅层p1的侧壁上具有较大高度。
第二多晶硅层p2p形成在整个衬底表面上方，覆盖第一多晶硅层p1和上面的叠置绝缘层ONO。在边界线DSG内部的区域中，通过使用相同的掩模，将第二多晶硅层p2p以及下面的叠置绝缘层ONO和第一多晶硅层p1蚀刻成控制栅极CG和栅极G的形状。在边界线DSG外部的区域中，整个多晶硅层被保留。由于叠置绝缘层ONO在第一多晶硅层的外围侧壁上具有较大的高度，从而形成蚀刻残留物。
图11A1为在图10A所示的闪存区域中沿有源区AR方向的横截面视图。图11B1为在图10B所示的第一多晶硅晶体管区域中沿叠置栅极G方向的横截面视图。尽管平坦的第二多晶硅层p2、叠置绝缘层ONO及第一多晶硅层p1被蚀刻，但第一多晶硅层p1外围侧壁上的叠置绝缘层ONO被留下，形成ONO护围(fence)OF。由于控制栅极CG之间的距离较短，如图10A所示，从而控制栅极CG之间的ONO护围OF难以被剥离。在图10A的下面区域中，形成拉长的U字形ONO护围OF，并且容易将其剥离。在第一多晶硅晶体管区域外围侧壁上的ONO护围没有被支撑，如图10B所示，并且非常长，从而其非常容易剥离。
图11A2和11B2为在闪存区域和第一多晶硅晶体管区域中沿叠置栅极CG和G方向的横截面视图。叠置栅极的侧壁(包括闪存区域中仅仅第二多晶硅层p2的区域)被氧化，并且在离子注入之后，叠置栅极的侧壁被再次氧化。氧化物膜OX在图11A2和11B2中被示出，但是为了简化在其他图中被省略。之后，沉积氮化硅层并对其进行各向异性蚀刻，以在叠置栅极的侧壁上形成氮化硅侧壁SW1。侧壁SW1也形成在外围电路区域中的第二多晶硅层侧壁上。侧壁SW2形成在ONO护围OF的侧壁上。即使在这种状态下，仍不能认为ONO护围的强度充分。在叠置栅极区域中形成叠置栅极结构之后，在外围电路区域中形成单层栅极。
参照图10A和10B，边界线DP2内部的区域由抗蚀掩模覆盖，并且边界线DP2外部的外围电路区域中的第二多晶硅层p2被图案化，以形成外围电路的栅极。多余的第二多晶硅层p2被蚀刻并被去除。
如图11A3和11B3所示，在外围电路区域中第二多晶硅层p2的外围侧壁上形成的氮化硅侧壁SW1失去第二多晶硅层的支撑，形成墙壁(wall)形状的氮化硅柱SNP(横截面为柱形)。
通过使用抗蚀掩模，穿过第一多晶硅晶体管的第二多晶硅层和叠置绝缘层ONO形成接触孔，以露出第一多晶硅层。在外围电路区域中，在栅极的两侧进行杂质离子注入，沉积二氧化硅层，并进行RIE，以形成二氧化硅侧壁。
如图11A4和11B4所示，也在闪存区域与第一多晶硅晶体管区域之间的边界区域中，在已经形成的氮化物膜侧壁SW1和SiN柱SNP的侧壁上形成氧化物膜侧壁SW2。侧壁SW2也形成在ONO护围OF的侧壁上。即使形成侧壁SW2，ONO护围OF和SiN柱SNP仍容易剥离，形成尘埃并降低产量。
日本特许公开No.HEI-10-163456提出在图案化第一多晶硅膜的同时，以第一多晶硅层覆盖外围电路区域，并且在形成ONO膜之后，蚀刻ONO膜和第一多晶硅膜，以在外围电路区域的外围区域中留下第一多晶硅膜。第一多晶硅膜侧壁上的ONO膜与第一多晶硅膜一起被留下，以防止产生薄围栏形状的ONO护围。
日本特许公开No.2000-286350提出第一多晶硅膜的端部被具有虚拟图案的第二多晶硅膜覆盖，以防止第一多晶硅膜侧壁上的ONO膜由于蚀刻而暴露出来，并防止产生尘埃。通过以具有虚拟图案的第二多晶硅膜覆盖存储器区域中有源区上方的条形第一多晶硅膜的端部，能够防止产生没有支撑的较长ONO护围，进而防止其剥离。
发明内容
本发明的一个目的是提供一种具有高可靠性非易失性存储器及外围电路的半导体器件。
本发明的另一目的是提供一种能够提高制造工艺产量、具有非易失性存储器及外围电路的半导体器件。
本发明的再一目的是提供一种能够提高产量、包括非易失性存储器的半导体器件的制造方法。
根据本发明的一个方案，提供一种非易失性半导体存储器，包括半导体衬底；包含非易失性存储器单元的非易失性存储器区域，该非易失性存储器单元具有栅极第一绝缘侧壁，该栅极包括浮动栅极、电极间绝缘膜和控制栅极，这三者叠置在所述半导体衬底上方，所述第一绝缘侧壁形成在所述栅极的侧壁上；包含晶体管的外围电路区域，该晶体管具有形成在所述半导体衬底上方的单层栅极，所述单层栅极在与所述控制栅极层相同的一层上制成；以及第一边界区域，其包括第一隔离区域，其形成在所述半导体衬底中，用以隔离所述非易失性存储器区域和所述外围电路区域；第一导电图案，其包括在与所述控制栅极层相同的一层上制成的部分，并且形成在包括所述第一隔离区域的所述半导体衬底上方；以及第一冗余绝缘侧壁，其在与所述第一绝缘侧壁层相同的一层上制成，并且形成在所述第一导电图案在所述非易失性存储器区域一侧的侧壁上。
根据本发明的另一方案，提供一种非易失性半导体存储器的制造方法，包括以下步骤(a)在半导体衬底中形成隔离区域，以限定包括多个条形第一有源区的非易失性存储器区域和包括第二有源区的外围电路区域；(b)在所述第一有源区上方形成第一电极层，每个所述第一电极层具有这样的形状，使得所述第一电极层覆盖所述第一有源区、在所述隔离区域上方延伸、彼此分离并且没有到达所述外围电路区域；并形成电极间绝缘膜，所述电极间绝缘膜具有使所述电极间绝缘膜覆盖所述第一电极层并且不到达所述外围电路区域的形状；(c)在所述半导体衬底的整个表面上方形成第二电极层，所述第二电极层覆盖所述电极间绝缘膜；(d)图案化所述非易失性存储器区域中的所述第二电极层、所述电极间绝缘膜和所述第一电极层，以形成具有使所述控制栅极横过所述第一有源区的中间区域的形状的栅极，，同时完全保留所述外围电路区域中的所述第二电极层；(e)在所述非易失性存储器区域中的所述栅极侧壁上形成第一绝缘侧壁，并在所述外围电路区域中的所述第二电极层侧壁上形成第一冗余绝缘侧壁；以及(f)图案化所述外围电路区域中的所述第二电极层，以形成单层栅极，并留下与所述第一冗余绝缘侧壁相邻的所述第二电极层。
当在非易失性存储器区域中的叠置栅极侧壁上形成侧壁时，在外围区域中进行图案化之前，冗余侧壁也形成在控制栅极层(第二电极层)上。通过不蚀刻与冗余侧壁相邻的控制栅极层，可以抑制冗余侧壁剥离或被刮掉。
图1为根据本发明实施例的半导体器件的非易失性存储器区域的平面示意图。
图2X1至2X4和图2Y1至2Y4为示出图1所示结构及其修改例的制造工艺的横截面图。
图3为根据本发明实施例的半导体器件的第一多晶硅晶体管区域的平面示意图。
图4X1至4X4和图4Y1至4Y4为示出图3所示结构的制造工艺的横截面图。
图5A和5B为显示修改例的横截面图。
图6为在半导体器件中集成的十一种类型晶体管的横截面图。
图7A至7S为示出图6所示结构的制造工艺的横截面图。
图8为显示图6所示半导体器件的非易失性存储器区域、第一多晶硅晶体管区域及外围电路区域的布图实例的平面示意图。
图9A至9H为示出图8所示半导体器件的制造工艺的横截面图。
图10A和10B为显示根据现有技术的半导体器件的非易失性存储器区域和第一多晶硅晶体管区域的布图实例的平面图。
图11A1至11A4和图11B1至11B4为显示图10A和1OB所示结构的制造工艺的横截面图。
具体实施例方式
下面描述本发明的实施例。
图1为闪存区域和外围电路区域的平面图。图2X1至2X4为沿图1中所示字线(CG)的横截面图，而图2Y1至2Y4为沿图1中所示有源区AR1的横截面图。
在闪存区域中，沿垂直方向的多个有源区AR1被限定为相互平行并被隔离区域ISO围绕。在图1的右侧上，有源区AR3被限定在外围电路区域中。经过栅极绝缘膜，在半导体衬底上方沉积第一多晶硅层。在闪存区域中，将第一多晶硅层图案化成覆盖有源区AR的、条纹形状的第一多晶硅层p1s，而在外围电路区域中，第一多晶硅层被完全去除。氧化物膜/氮化物膜/氧化物膜的叠置绝缘层ONO被形成并被图案化，以覆盖第一多晶硅层p1s。在外围电路区域中去除叠置绝缘层ONO。叠置绝缘层ONO在第一多晶硅层p1s的侧壁上具有较大的高度。
第二多晶硅层p2p形成在衬底的整个表面上，以覆盖第一多晶硅层p1s及其上面的叠置ONO膜ONO。形成抗蚀掩模，其在线DSG外部的区域中具有覆盖整个第二多晶硅层的形状，而在线DSG内部的区域中具有控制栅极CG和虚拟控制栅极DCG的形状。通过将该抗蚀掩模用作蚀刻掩模，蚀刻第二多晶硅层p2、叠置绝缘层ONO及第一多晶硅层p1s。虚拟控制栅极DCG被设置为覆盖条形第一多晶硅层p1s相对着的端部。尽管仅在包括虚拟控制栅极的相邻栅极图案之间露出的第一多晶硅层侧壁上形成叠置绝缘层ONO的蚀刻残留物，但各蚀刻残留物的长度较短。
图2X1和2Y1分别为沿字线方向和有源区方向的横截面图。热氧化叠置栅极的侧壁，注入杂质离子，再次热氧化叠置栅极的侧壁，并且之后在叠置栅极CG和DCG的侧壁上形成氮化硅侧壁SW1。留在外围区域中的第二多晶硅层p2的侧壁上形成与侧壁具有相同形状的氮化硅柱SNP。图2X1示出在外围电路区域中第二多晶硅层p2的外围侧壁上形成的氮化硅柱SNP。图2Y1示出氮化硅柱SNP以及虚拟控制栅极DCG，该虚拟控制栅极DCG形成在覆盖闪存区域中的有源区的第一多晶硅层p1s的上端部上方。图2Y1也示出留在栅极图案之间的ONO护围OF。
如图2X2和2Y2所示，在外围电路区域中对栅极PCG进行图案化。栅极图案化掩模在外围电路区域中具有栅极图案，并且在闪存区域中覆盖图1中所示线DP2内部的区域。线DP2被设置在边界线DSG的外侧，以使该掩模覆盖氮化硅柱SNP。氮化硅柱SNP被支撑在留下的第二多晶硅层的防护物PG侧壁上，以使其难以被剥离。
如图2X3和2Y3所示，侧壁SW2形成在外围电路区域中的栅极上。沉积二氧化硅膜并通过反应离子蚀刻(RIE)对其进行各向异性蚀刻。在这种情况下，利用抗蚀掩模RM覆盖包括与氮化硅柱SNP接续的第二多晶硅防护物PG的至少部分区域的区域。
在图2X3和2Y3中，示出完全覆盖多晶硅防护物PG的抗蚀掩模RM。因此留下二氧化硅防护物SIOG，其覆盖氮化硅柱SNP和多晶硅防护物PG。如果抗蚀掩模RM露出多晶硅防护物PG的右侧，则在多晶硅防护物PG的右侧壁上形成侧壁SW2。在任何一种情况下，氮化硅柱SNP都被留下的多晶硅防护物PG和上部的二氧化硅防护物SIOG稳固地支撑。如果氮化硅柱SNP不必如此牢固地防护，则可略微简化该结构。
如图2X4和2Y4所示，可省略抗蚀掩模RM，并对二氧化硅膜进行RIE。二氧化硅侧壁SW2形成在多晶硅防护物PG和氮化硅柱SNP的外壁上。尽管氮化硅柱的防剥离能力略微下降，但是掩模的个数可以减少一个。
图3为显示第一多晶硅晶体管区域和外围电路区域的平面图。图4X1至4X4为沿图3中所示字线(G)的横截面图，而图4Y1至4Y4为沿图3中所示有源区AR2的横截面图。
在第一多晶硅晶体管区域中，沿垂直方向延伸的多个有源区AR2被限定为相互平行并被隔离区域ISO围绕。在图3的右侧，在外围电路区域中限定有源区AR3。沉积第一多晶硅层。在第一多晶硅晶体管区域中，第一多晶硅层被图案化成覆盖整个第一多晶硅晶体管区域的矩形第一多晶硅层p1p；而在外围电路区域中，第一多晶硅层被完全去除。在第一多晶硅晶体管区域中没有形成图案，这与闪存区域不同。其他方面与闪存区域类似。形成氧化物膜/氮化物膜/氧化物膜的叠置绝缘层ONO，以覆盖第一多晶硅层p1p。叠置绝缘层ONO在覆盖第一多晶硅晶体管区域的矩形第一多晶硅层p1p的侧壁上具有较大的高度。
如图4X1和4Y1所示，第二多晶硅层p2形成在整个衬底表面上，覆盖第一多晶硅层p1p及其上形成的叠置绝缘层ONO。
如图4X2和4Y2所示，在线DSG外部的区域中留下第二多晶硅层，而在线DSG内部的区域中，第二多晶硅层p2、叠置绝缘层ONO及第一多晶硅层p1p被蚀刻成栅极G的形状。线DSG被设置在第一多晶硅层p1p外缘的内侧。在线DSG外部的区域中的第一多晶硅层的外围和第一多晶硅侧壁上的ONO膜被容置在第二多晶硅层p2中。
当氮化硅侧壁SW1形成在叠置栅极G的侧壁上时，在留在第一多晶硅晶体管区域外围中的叠置栅极的侧壁上(第一多晶硅层p1p和第二多晶硅层p2的外围)形成氮化硅柱SNP。
如图4X3和4Y3所示，对外围电路区域中的栅极PCG进行图案化。在这种情况下，第一多晶硅晶体管区域被一层掩模覆盖。这层掩模在外围电路区域中具有栅极PCG的图案，并且覆盖线DP2内部的区域。线DP2被设置在图3所示边界线DSG的外侧。这层掩模覆盖形成在线DSG内侧上的氮化硅柱SNP。由于氮化硅柱SNP被支撑在留下的叠置多晶硅防护物PG侧壁上，因此其难以被剥离。
如图4X4和4Y4所示，侧壁SW2形成在外围电路区域中的栅极上。沉积二氧化硅膜，并通过RIE对其进行各向异性蚀刻。在这种情况下，利用蚀刻掩模RM覆盖包括与氮化硅柱SNP接续的多晶硅防护物PG的至少部分区域的区域。在图4X4和4Y4中，示出完全覆盖多晶硅防护物PG的抗蚀掩模RM。因此，二氧化硅防护物SIOG被留下，以覆盖第一多晶硅层侧壁上的叠置绝缘膜ONO、氮化硅柱SNP及多晶硅防护物PG。氮化硅柱SNP被夹在多晶硅防护物PG与二氧化硅防护物SIOG之间，从而被稳固地支撑。如果氮化硅柱SNP不必如此牢固地防护，则抗蚀掩模RM可被省略，如图2X4和2Y4所示，并且形成侧壁代替二氧化硅防护物。
图5A和5B示出一个修改例。在这个修改例中，允许形成不受支撑的ONO护围OF和氮化硅柱SNP，而不形成第二多晶硅防护物。当在外围电路区域中的栅极上形成侧壁时，形成用于防护ONO护围OF和氮化硅柱SNP的抗蚀掩模，以保护它们免受RIE。
图5A为沿闪存区域中的有源区AR1的横截面图。形成二氧化硅防护物SIOG，以覆盖U字形ONO护围OF的端部。尽管ONO护围OF被留在二氧化硅防护物SIOG与相邻的叠置栅极之间，但是由于留下的ONO护围OF的长度较短，因此不易发生剥离。
图5B为沿字线的横截面图。利用二氧化硅防护物SIOG覆盖隔离区域STI上的氮化硅柱SNP。在这个修改例中，尽管在二氧化硅防护物SIOG防护ONO护围OF和墙壁形状的氮化硅柱SNP之前的期间可能发生剥离，但是在形成二氧化硅防护物SIOG之后，难以发生剥离。
下面，将详细描述对于上述实施例的结构的制造工艺。
图6示出在半导体器件中集成的十一种类型晶体管。由于非易失性存储器单元FM和第一多晶硅晶体管一般具有相同的结构，因此以下描述中以非易失性存储器单元FM例如闪存为代表进行说明。其他晶体管的工作电压包括三个电压高压HV(例如5V)，中压MV(例如3.3V)及低压LV(例如1.2V)。高压晶体管HV和低压晶体管LV的阈值电压包括两个阈值电压具有较低漏电流的高阈值电压HVt、以及具有较高运行速度的低阈值电压LVt。这些阈值电压均包括n沟道N和p沟道P。图案尺度(pattern rule)例如为0.13μm。中压晶体管MV被用作输入/输出接口。除了3.3V之外，工作电压还可以是2.5V、1.8V等。
N沟道高压晶体管和闪存单元形成在n型阱19中的p型阱14中。N沟道晶体管形成在p型阱14中。P沟道MOS晶体管形成在n型阱24中。除了高击穿电压、低阈值p沟道MOS晶体管P-HV-LVt之外的晶体管形成有沟道停止区域15和25。
低压、高阈值晶体管N-LV-HVt和P-LV-HVt形成有阈值调整离子掺杂区域16和26。中压晶体管N-MV和P-MV形成有阈值调节离子掺杂区域37和38。闪存FM形成有阈值调节离子掺杂区域36。通过阈值调节离子掺杂区域和沟道停止区域的相互配合来调节阈值。
下面，将描述对于图6所示半导体器件的制造工艺。
如图7A所示，在半导体衬底11中形成浅沟隔离(STI)12作为隔离区域。硅衬底的表面被热氧化以形成例如15nm厚的牺牲二氧化硅膜(sacrificialsilicon oxide film)13。
如图7B所示，形成光致抗蚀掩模PR14，露出闪存单元FM和高压n沟道MOS晶体管N-HV区域，并且以2MeV的加速能量和2×1013cm-2(以下写成例如2E13的形式)的剂量注入用于形成n型阱19的P+离子。之后，去除抗蚀掩模PR14。
如图7C所示，形成光致抗蚀掩模PR11，其具有露出闪存单元FM和n沟道MOS晶体管区域的开口，以400keV的加速能量和1.4×1013cm-2(1.4E13)的剂量注入用于形成p型阱14的B+离子，并以100keV的加速能量和3.6E12的剂量注入用于形成沟道停止区域15的B+离子。之后，去除抗蚀掩模PR11。以这种方式，形成p型阱14和沟道停止区域15。
如图7D所示，形成光致抗蚀掩模PR12，其露出除了闪存FM区域和高压、低阈值n沟道MOS晶体管N-HV-LVt之外的n沟道MOS晶体管区域，并以100keV的加速能量和4.0E12的剂量附加注入用于形成沟道停止区域的B+离子。因此，形成附加注入有离子的沟道停止区域15x。之后，去除抗蚀掩模PR12。
如图7E所示，形成光致抗蚀掩模PR21，其露出p沟道MOS晶体管区域，并以600keV的加速能量和1.5E13的剂量以及以240keV的加速能量和9.0E11的剂量注入用于形成n型阱24的P+离子。之后，去除抗蚀掩模PR21。
如图7F所示，形成光致抗蚀掩模PR22，其露出除了高压、低阈值晶体管区域之外的p沟道MOS晶体管区域，并以240keV的加速能量和3.6E12的剂量注入用于形成沟道停止区域25的P+离子。之后，去除抗蚀掩模PR22。
如图7G所示，形成光致抗蚀掩模PR31，其露出闪存FM区域，并以40keV的加速能量和6.0E13的剂量注入用于形成阈值调节区域36的B+离子。之后，去除抗蚀掩模PR31。通过HF溶液去除半导体衬底表面上的二氧化硅膜13，以露出有源区的硅表面。
如图7H所示，热氧化半导体衬底表面，以生长约10nm厚的隧道氧化物膜。在隧道氧化物膜上，沉积掺有磷(P)且具有约90nm厚度的非晶硅膜，并将其图案化成浮动栅极31的形状。通过后面的热处理将非晶硅膜转化成多晶硅膜。
通过CVD分别沉积5nm厚的二氧化硅膜和8nm厚的氮化硅膜，以覆盖浮动栅极31。热氧化氮化硅膜的表面，以形成约6nm厚的二氧化硅膜。因此，形成ONO膜32。
附图7I所示，形成光致抗蚀掩模PR13，其露出低压、高阈值n沟道晶体管N-LV-HVt区域，并以15keV的加速能量和7.0E12的剂量注入用于形成阈值调节区域16的B+离子。之后，去除抗蚀掩模PR13。
如图7J所示，形成光致抗蚀掩模PR23，其露出低压、高阈值p沟道晶体管P-LV-HVt区域，并以150keV的加速能量和6.0E12的剂量注入用于形成阈值调节区域26的As+离子。之后，去除抗蚀掩模PR23。
通过使用延伸区域形成掩模，可以对低压晶体管进行凹穴(pocket)区形成离子注入。通过该工艺的状态，也可以控制阈值。
如图7K所示，形成光致抗蚀掩模PR32，其露出中压n沟道MOS晶体管N-MV区域，并以35keV的加速能量和4.5E12的剂量注入用于形成阈值调节区域37的B+离子。之后，去除抗蚀掩模PR32。
如图7L所示，形成光致抗蚀掩模PR33，其露出中压p沟道MOS晶体管P-MV区域，并以150keV的加速能量和2.0E12的剂量注入用于形成阈值调节区域38的As+离子。之后，去除抗蚀掩模PR33。
如图7M所示，形成光致抗蚀掩模PR34，其露出闪存FM区域，并且除了闪存FM区域之外的区域中的ONO膜32被去除。在这种情况下，至少在第一多晶硅晶体管的接触区域中的ONO膜32被去除，从而后面不必形成穿过第二多晶硅层和ONO膜的接触孔。
如图7N所示，热氧化衬底表面，以形成12nm厚的二氧化硅膜41。
如图7O所示，形成抗蚀掩模PR41，其覆盖闪存FM区域和高压晶体管HV区域，并且去除在露出区域中的二氧化硅膜。之后，去除抗蚀掩模PR41。
如图7P所示，热氧化露出的衬底表面，以为3.3V工作的晶体管形成7nm厚的二氧化硅膜42。通过使用抗蚀掩模PR42，去除低压晶体管LV区域中的热氧化膜42。
如图7Q所示，热氧化露出的衬底表面，以为1.2V工作的晶体管形成2.0nm厚的二氧化硅膜43。
在最终状态下，5V区域中的二氧化硅膜为16nm厚，3.3V区域中的二氧化硅膜为7.5nm厚，以及1.2V区域中的二氧化硅膜为2.2nm厚。
如图7R所示，在具有三种不同厚度的栅极绝缘膜的衬底表面上，通过CVD形成180nm厚的多晶硅膜44，并且通过等离子体CVD在多晶硅膜上沉积30nm厚的氮化硅膜45。氮化硅膜用作抗反射膜，并且也能用作蚀刻停止层。通过光刻和图案化形成闪存单元的栅极44F。
如图7S所示，热氧化闪存单元的栅极的侧壁，以形成10nm厚的热氧化膜，并以50keV的加速能量和6.0E14的剂量进行As+离子注入，以形成源极/漏极区域。再次热氧化闪存单元的栅极的侧壁，以生长9.5nm厚的热氧化膜。通过热CVD形成115nm厚的氮化硅膜，以覆盖闪存单元的栅极。进行RIE，以在栅极的侧壁上形成氮化硅膜侧壁46。这次RIE可去除多晶硅膜44上的氮化硅膜45。之后，对于外围电路区域中的晶体管，通过光刻和蚀刻选择性地蚀刻多晶硅膜，以留下栅极氧化物膜并图案化单层栅极44L。
下面，尽管有部分描述重复，但通过示出一个晶体管作为外围电路的简化代表，对闪存区域和第一多晶硅晶体管区域进行详细的描述。
图8为半导体器件的平面布局图。在非易失性存储器区域NVM和第一多晶硅晶体管区域P1T中，沿横向(X方向)平行设置多个条形有源区AR1和AR2。在非易失性存储器区域NVM中，与有源区交叉地形成多个叠置栅极SG，并且第一多晶硅防护物G1被设置在有源区端部附近，且第二多晶硅防护物G2被设置在有源区的外围区域中。在第一多晶硅晶体管区域P1T中，第三多晶硅防护物G3被设置在第一多晶硅晶体管区域的外围区域中。
第一防护物G1对应于上述虚拟控制栅极DCG，而第二和第三防护物G2和G3对应于上述多晶硅防护物PG。在外围电路区域PC中，示出了一个有源区AR3，并且与有源区的中心区域交叉地设置由第二多晶硅层制成的单层栅极SG。
下面，参照图9A至9H，通过使用从外围电路区域到非易失性存储器区域的区域沿有源区延伸的横向(X方向)的横截面图、非易失性存储器区域沿叠置栅极延伸的垂直方向(Y方向)的横截面图、以及第一多晶硅晶体管区域沿X和Y方向的横截面图，对图8所示的半导体器件的制造工艺进行描述。
图9A示出以下状态形成并图案化第一多晶硅层31，然后形成叠置绝缘层(ONO)32。在p型硅衬底11中形成浅沟道隔离(STI)12和p型阱Wp1和Wp2。在外围电路区域中，形成牺牲氧化物膜Sox，并且在非易失性存储器区域和第一多晶硅晶体管区域中，形成隧道氧化物膜Tox。在非易失性存储器区域中，第一多晶硅层31被图案化成覆盖有源区的条纹形状，并且在第一多晶硅晶体管区域中，第一多晶硅层31被图案化成覆盖整个区域的形状。第一多晶硅层31的侧壁被叠置绝缘膜32覆盖。
图9B示出以下状态沉积第二多晶硅层44和氮化硅膜45，并且在氮化硅膜上形成抗蚀掩模RM1。在非易失性存储器区域NVM中，抗蚀掩模被设置为覆盖在有源区AR1的边缘处的第一多晶硅层31的侧壁，而在第一多晶硅晶体管区域P1T中，抗蚀掩模被设置为覆盖STI12上的第一多晶硅层31的外围侧壁。通过使用抗蚀掩模RM11作为蚀刻掩模，蚀刻氮化硅膜45、第二多晶硅层44、ONO膜32及第一多晶硅层31。形成图2X2、2Y2、4X3及4Y3所示的多晶硅防护物PG，其覆盖在第一多晶硅层侧壁上形成的ONO膜32。
图9C示出以下工艺热氧化被图案化的叠置栅极侧壁以形成热氧化膜Pox，并注入n型杂质离子以在叠置栅极的两侧在有源区AR1和AR2中形成源极/漏极区域51。
如图9D所示，在衬底上沉积氮化硅层46，并进行RIE以形成氮化硅侧壁SW1。在这种情况下，作为抗反射膜的氮化硅膜45也被去除。因此，侧壁SW1形成在叠置栅极的侧壁上，并且氮化硅柱SNP形成在外围电路区域中第二多晶硅层44的侧壁上。
如图9E所示，形成抗蚀掩模RM2，以图案化外围电路区域中的单层栅极。抗蚀掩模RM2具有单层栅极形状的图案并具有覆盖非易失性存储器区域NVM、第一多晶硅晶体管区域P1T、多晶硅防护物PG和氮化硅柱SNP的图案。
如图9F所示，在图案化外围电路区域中的单层栅极之后，进行离子注入以形成源极/漏极区域53。之后，去除抗蚀掩模RM2。因此，留下非易失性存储器区域和第一多晶硅晶体管区域中的叠置栅极以及形成有多晶硅防护物PG、氮化硅柱SNP的叠置多晶硅层的侧壁。
如图9G所示，通过热CVD沉积二氧化硅膜，并进行RIE以形成侧壁SW2。在这种情况下，在进行RIE之前，形成抗蚀掩模RM3，以覆盖多晶硅防护物PG和氮化硅柱SNP。因此，形成二氧化硅防护物SIOG，其具有形成在多晶硅防护物PG和氮化硅柱SNP上的二氧化硅膜。之后，去除抗蚀掩模RM3。
如图9H所示，注入n型杂质离子，以形成高浓度源极/漏极区域57。通过溅射沉积Co膜和TiN膜，并进行热处理以使Co和Si之间发生初步硅化反应。TiN膜和未反应的Co膜被洗去。再次进行热处理以进行第二次硅化反应，从而形成电阻充分低的硅化物膜59。在衬底上沉积层间绝缘膜61例如二氧化硅。形成接触孔并埋置导电塞。形成所需层数的层间绝缘膜和布线层，以形成多层布线结构。
结合优选实施例描述了本发明。本发明不只局限于上述实施例。例如，可采用各种公知技术用于半导体器件及其制造方法。对于本领域的技术人员而言，显然能够进行其他各种修改、改进、组合等。
权利要求
1.一种非易失性半导体存储器，包括半导体衬底；包含非易失性存储器单元的非易失性存储器区域，该非易失性存储器单元具有栅极和第一绝缘侧壁，该栅极包括浮动栅极、电极间绝缘膜和控制栅极，这三者叠置在所述半导体衬底上方，所述第一绝缘侧壁形成在所述栅极的侧壁上；包含晶体管的外围电路区域，该晶体管具有形成在所述半导体衬底上方的单层栅极，所述单层栅极在与所述控制栅极层相同的一层上制成；以及第一边界区域，其包括第一隔离区域，其形成在所述半导体衬底中用以隔离所述非易失性存储器区域和所述外围电路区域；第一导电图案，其包括在与所述控制栅极层相同的一层上制成的部分，并且形成在包括所述第一隔离区域的所述半导体衬底上方；以及第一冗余绝缘侧壁，其在与所述第一绝缘侧壁层相同的一层上制成，并且形成在所述第一导电图案在所述非易失性存储器区域一侧的侧壁上。
2.如权利要求1所述的非易失性半导体存储器，其中所述外围电路区域具有形成在所述单层栅极侧壁上的第二绝缘侧壁；以及所述第一边界区域具有绝缘顶层，其在与所述第二绝缘侧壁层相同的一层上制成且形成在所述第一冗余绝缘侧壁上。
3.如权利要求1所述的非易失性半导体存储器，进一步包括叠置栅极晶体管区域，其与所述非易失性存储器区域类似，包括叠置栅极晶体管，该叠置栅极晶体管具有叠置栅极和第一绝缘侧壁，该叠置栅极包括浮动栅极、电极间绝缘膜和控制栅极，这三者叠置在所述半导体衬底上方，所述第一绝缘侧壁形成在所述叠置栅极的侧壁上，所述叠置栅极晶体管使用所述浮动栅极作为栅极；以及第二边界区域，其包括第二隔离区域，其形成在所述半导体衬底中用以隔离所述叠置栅极晶体管区域和所述外围电路区域；第二导电图案，其包括在与所述控制栅极层相同的一层上制成的部分，并且形成在包括所述第二隔离区域的所述半导体衬底上方；以及第二冗余绝缘侧壁，其在与所述第一绝缘侧壁层相同的一层上制成，并且形成在所述第二导电图案在所述叠置栅极晶体管区域一侧的侧壁上。
4.如权利要求3所述的非易失性半导体存储器，其中所述第二导电图案在所述叠置栅极晶体管区域一侧上包括在与所述浮动栅极层相同的一层上制成的底层部分和在与所述控制栅极层相同的一层上制成的顶层部分，而在所述外围电路区域一侧上只包括在与所述控制栅极层相同的一层上制成的部分。
5.如权利要求1所述的非易失性半导体存储器，进一步包括在所述非易失性存储器区域中的有源区端部附近的绝缘膜护围防护结构，所述绝缘膜护围防护结构包括在与所述浮动栅极层相同的一层上制成的虚拟浮动栅极、在与所述电极间绝缘膜层相同的一层上制成且形成在所述虚拟浮动栅极不面向所述有源区的上表面和侧壁上的绝缘膜、以及在与所述控制栅极层相同的一层上制成的虚拟控制栅极。
6.一种非易失性半导体存储器的制造方法，包括以下步骤(a)在半导体衬底中形成隔离区域，以限定包括多个条形第一有源区的非易失性存储器区域和包括第二有源区的外围电路区域；(b)在所述第一有源区上方形成第一电极层，每个所述第一电极层具有所述第一电极层覆盖所述第一有源区、在所述隔离区域上方延伸、相互分离且没有到达所述外围电路区域的形状；以及形成电极间绝缘膜，所述电极间绝缘膜具有使所述电极间绝缘膜覆盖所述第一电极层并且不到达所述外围电路区域的形状；(c)在所述半导体衬底的整个表面上方形成第二电极层，所述第二电极层覆盖所述电极间绝缘膜；(d)在所述非易失性存储器区域中图案化所述第二电极层、所述电极间绝缘膜和所述第一电极层，以形成具有使所述控制栅极横穿所述第一有源区的中间区域形状的栅极；同时在所述外围电路区域中完全留下所述第二电极层；(e)在所述非易失性存储器区域中的所述栅极侧壁上形成第一绝缘侧壁，并在所述外围电路区域中的所述第二电极层侧壁上形成第一冗余绝缘侧壁；以及(f)图案化所述外围电路区域中的所述第二电极层以形成单层栅极，并留下与所述第一冗余绝缘侧壁相邻的所述第二电极层。
7.如权利要求6所述的非易失性半导体存储器的制造方法，进一步包括以下步骤(g)在所述外围电路区域中的所述单层栅极侧壁上形成第二绝缘侧壁，并且在所述第一冗余绝缘侧壁上形成绝缘顶层。
8.如权利要求7所述的非易失性半导体存储器的制造方法，其中所述步骤(g)在所述半导体衬底的整个表面上沉积第二绝缘膜，并在包括所述第一冗余绝缘侧壁的区域上形成掩模，之后进行各向异性蚀刻。
9.如权利要求6所述的非易失性半导体存储器的制造方法，其中所述步骤(a)还限定包括多个第三有源区的叠置栅极晶体管；所述步骤(b)在所述叠置栅极晶体管区域中的整个表面上形成所述第一电极层；所述步骤(d)图案化所述叠置栅极晶体管区域中的所述第二电极层、所述电极间绝缘膜及所述第一电极层，同时留下与所述非易失性存储器区域及所述叠置栅极晶体管区域相邻的区域中的所述第二电极层；所述步骤(e)在与所述叠置栅极晶体管区域及所述外围电路区域相邻的区域中，在所述第二电极层侧壁上形成所述第一冗余绝缘侧壁；以及所述步骤(f)在与所述叠置栅极晶体管区域和所述外围电路区域相邻的区域中，留下与所述第二电极层侧壁上的所述第一冗余绝缘侧壁相邻的所述第二电极。
10.如权利要求6所述的非易失性半导体存储器的制造方法，其中所述步骤(d)在所述第一有源区相对着的端部附近形成虚拟栅极。
全文摘要
本发明提供具有集成的闪存与外围电路的半导体器件及其制造方法。具体提供一种非易失性半导体存储器，包括非易失性存储器区域，其包括栅极和第一绝缘侧壁，每个栅极包括浮动栅极、电极间绝缘膜及控制栅极的叠层，并且第一绝缘侧壁形成在栅极的侧壁上；外围电路区域，包括在与控制栅极层相同的一层上制成的单层栅极；以及第一边界区域，包括第一隔离区域，其形成在半导体衬底中，用以隔离非易失性存储器区域和外围电路区域；第一导电图案，包括在与控制栅极层相同的一层上制成的部分且形成在隔离区域上方；以及第一冗余绝缘侧壁，其在与第一绝缘侧壁层相同的一层上制成且形成在第一导电图案在非易失性存储器区域一侧的侧壁上。
文档编号H01L29/788GK1841751SQ200510091980
公开日2006年10月4日 申请日期2005年8月15日 优先权日2005年3月31日
发明者中川进一 申请人:富士通株式会社