专利名称：半导体元件及半导体元件的连接结构的制作方法
技术领域：
本发明是有关于一种半导体元件的制造技术，且特别是有关于半导体元件及半导体元件改进的连接结构。
背景技术：
半导体集成电路(IC)工业已经历快速的成长。IC材料技术的进展已产生时代的IC，而每一时代相较于前一时代具有较小的特征尺寸和较复杂的电路。现今持续的微缩金属内连线的宽度和间距的特征尺寸，及电性连接元件区域的接触开口。
美国专利第6121684号是提供上述问题的一解决方案，而其在此是供作参考。此专利提供一具有保护间隙壁的整合毗连接触结构(butt contact)。毗连接触结构(例如上述专利所揭露)，已经为半导体存储元件所采用，以通过减少所需接触结构尺寸增加元件集成度。然而，因为毗连接触结构是常和矩形接触结构合并使用，如此的合并导致微影和蚀刻步骤困难度的增加。举例来说，微影和蚀刻步骤必须提供不同的接触结构的尺寸、形状和负载效应(loading effect)，而会导致经常性的缺陷，例如黄光微影短接(photo bridge)、微小接触洞没开(contact hole blind)和/或高接面漏电。因此，需要针对半导体元件提供改进的连接结构。
发明内容
上述的问题是可通过本发明所提出的半导体元件改进的连接结构所达成的技术特点解决或是防止。
本发明提供一种半导体元件的连接结构。一开口包括一窄区域和两个或是多个宽区域，其中窄区域是位于两宽区域之间或位于多个宽区域的其中两者之间。一导电插塞填入至少部分的开口。
本发明所述的半导体元件的连接结构，该窄区域的宽度是大体上介于该些宽区域宽度的1/6～4/5。
本发明所述的半导体元件的连接结构，该连接结构的尺寸是大体上小于0.05μm2。
本发明所述的半导体元件的连接结构，该连接结构是用于连接一基底和一半导体元件的一层。
本发明所述的半导体元件的连接结构，该连接结构是用以连接一内连线层和一半导体元件的一基底。
本发明所述的半导体元件的连接结构，该连接结构是连接一第一元件的源极区和一第二元件的栅极，其中该半导体元件包括第一元件和该第二元件两者。
本发明提供一种半导体元件。一连接层连接第一层，其中连接层包括一个或是多个花生形状连接结构。一第二层连接上述连接层。
本发明所述的半导体元件，该第一层是为一栅极、一内连线层或一基底。
本发明所述的半导体元件，至少一个或是多个花生形状连接结构两者是彼此邻接。
本发明所述的半导体元件，该至少一个或是多个花生形状连接结构两者是重叠，其中重叠区的尺寸是大体上小于至少两花生状连接结构尺寸的80％。
本发明所述的半导体元件，该一个或是多个花生形状连接结构形成一孔链结构。
本发明所述的半导体元件，该一个或是多个花生形状连接结构形成一孔阵列链结构。
本发明所述的半导体元件，该半导体元件包括一静态随机存取存储器，每一花生形状连接结构用以连接该静态随机存取存储器的两节点。
本发明提供一种半导体元件的连接结构。一花生状的开口包括窄区域和宽区域，其中窄区域是介于两宽区域之间，而窄区域的宽度是大体上介于任一两宽区域的1/6～4/5。一导电插塞至少部分填入花生状开口。
本发明提供一种连接半导体元件多个层的方法。首先，提供一第一层及一第二层。其后，以至少一花生状连接结构连接第一层和第二层。
本发明所述半导体元件及半导体元件的连接结构，可改进现有技术接触开口制程微缩所产生的问题。
图1是绘示一连接结构的俯视图；图2至图5揭示部分半导体元件示范性的剖面图；图6绘示本发明一实施例孔链结构的俯视图；图7绘示本发明一实施例孔阵列结构的俯视图。
具体实施例方式
可了解的是，以下所揭示提供许多不同的实施例，例如提供不同揭示的特征。安排和部分的特定范例是在以下揭示，以简化本发明。当然，此些实施例仅为范例，而不用以限制本发明。此外，本发明在许多范例中可重复号码和/或文字，而此些重复仅为简化和标示更清楚，其本身在各个实施例和/或所讨论的图式间并不代表特定的关系。更甚者，位于一第二特征上或上方的第一特征的形成在之后的描述中可包括第一特征和第二特征直接接触的实施例，且亦可包括额外的特征位于第一特征和第二特征，而如此第一特征和第二特征是非直接接触。
请参照图1，其所揭示是为一连接结构100的俯视图。在此实施例中，连接结构100可包括花生状的开口106和一导电插塞110。此开口106可包括一长边104和一短边102。更甚者，此开口106可分别包括一窄区域100B和一宽区域100A和100C。窄区域100B的宽度W2可夹置于具宽度W1的宽区域100A和具宽度W3的宽区域100C之间，且宽度W2小于W1及/或W3。在此，宽度W2可约为宽度W1的1/6～4/5之间。相类似的，宽度W2可约为宽度W3的1/6～4/5之间。然而，可考虑的是宽度W2可较上述的相对于宽度W1和W3任一的参数为大，且宽度W2可较宽度W1和W3为大。
开口106可至少填入导电插塞110，而其包括耐火金属、TiSi2、CoSi2、NiSi、PtSi、W、WSi2、金属硅化物、TiN、TiW、TaN、Al、AlCu、Cu、含Cu材料和/或其它适合的材料。如以下图4所相关，连接结构100亦可包括一个或是多个扩散阻障层(未绘示)，线化至少部分开口106。
在一实施例中，连接结构100的尺寸可约小于0.05μm2。然而，可考虑的是连接结构100的尺寸可大于0.05μm2。另外，开口106可包括其它矩形或是不规则的形状。
连接结构100可使用在各种的半导体元件，例如存储器元件(包括但不限于静态随机存取存储器(SRAM))、逻辑元件(包括但不限于金氧半场效晶体管(MOSFET))和/或其它元件，以静态随机存取存储器为例，比连接结构100可用以连接该静态随机存取存储器的两节点，例如上拉晶体管的漏极节点和另一CMOS的栅极节点。对于一单一半导体元件，连接结构可用以连接多个内连线层、内连线层和基底、内连线层和栅极、主动区域和栅极，或是其它目的使用的连接。亦可考虑的是，连接结构可用以连接不同的半导体元件，例如第一元件的漏极区和第二元件的栅极。内连线层和栅极可包括N型掺杂的多晶硅、P型掺杂的多晶硅、N型和P型掺杂的多晶硅、金属、耐火金属、TiSi2、CoSi2、NiSi、PtSi、W、WSi2、金属硅化物、TiN、TiW、TaN、Al、AlCu、Cu、含Cu材料和/或其它适合的材料。
以下更揭示一利用连接结构100形成半导体元件的简化的示范制程。请参照图2，其所揭示的是为部分的半导体元件200。在此实施例中，半导体元件200可以基底210开始制作。基底210可包括基础半导体(例如多晶硅、单晶硅、复晶硅和/或锗)、复合半导体(例如碳化硅和/或砷化镓)、合金半导体(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInP和/或GaInP。基底210可包括一主体半导体(例如一主体硅)，而主体半导体可包括一外延硅层。此外，基底亦可以是绝缘层上有半导体(例如绝缘层上有硅)，或是一薄膜晶体管TFT基底。基底210亦可包括多层硅结构或是多层复合半导体结构。
一导电层220可通过化学气相沉积法(CVD)、等离子化学气相沉积法(PECVD)、原子层沉积法(APCVD)、物理气相沉积法(PVD)、离子化物理气相沉积法(I-PVD)、原子层沉积法(ALD)、电镀或是其它制程沉积于形成在基底210中的凹陷。
亦可在形成导电层220的过程中使用化学机械研磨法和/或化学机械平坦化法(其之后统称为CMP)。例如，CMP可用以平坦化导电层220，如此其可以大约和基底210的表面215共面，如图2所示。在其它实施例中，可采用较少的导电层220的平坦化，如此导电层220可至少部分从基底210延伸至表面215上，另外，在此形成在基底210中导电层220的技术特征可应用于上述两实施例，或其它实施例。
导电层220可以是一连接至半导体元件、集成电路元件、集成电路组件和/或其中的内连线的导电图样。导电层220的一深度d1可介于1500埃～5000埃。举例来说，在一实施例中，深度d1可约为3500埃。导电层220可包括铝、铝合金、铜、铜合金、钨和/或其它导电材料。
半导体元件200可更包括一位于半导体基底210和导电层220上方的介电层230。介电层230可以是一蚀刻阻挡层和/或一扩散阻障层，且可包括一个或是多个单一层。介电层230可包括氮化硅、其它介电材料和/或蚀刻阻挡材料。
请参照图3，其揭示本发明一实施例更进一步发展的部分半导体元件300。在此实施例中，一介电层310可沉积在基底210或是介电层230的表面。介电层310可通过化学气相沉积法(CVD)、等离子辅助化学气相沉积法(PECVD)、原子层沉积法(ALD)、物理气相沉积法(PVD)、旋转涂布和/或其它制程形成。介电层310可以是金属间介电层，而其可包括聚亚酰铵(Polyimide)、旋转玻璃(SOG)、类钻石碳(例如美商应材所开发的Black Diamond)、氟硅玻璃FSG，Dow Chemical所开发的SILKTM，Trikon Technologies所开发的OrionTM，Honeywell所开发的FLARETM，JSR Micro所开发的LKD、Xerogel、Aerogel，多晶氟化碳和/或其它材料。在一实施例中，介电层310可包括介电常数小于约3.3的低介电材料。举例来说，介电层310可包括一有机低介电材料、CVD低介电材料和/或其它适合的材料。
介电层310可通过黄光、蚀刻和/或其它方法图形化，以形成图1的开口106，而暴露部分的下层介电层230或是导电层220。开口106可以是一贯孔或是一双镶嵌开口(例如一开口包括一贯孔和一导电线沟槽)。
若是必须或是需要，介电层230近似开口106暴露的部分亦可通过干蚀刻和/或其它制程移除，以暴露部分的下层导电层220。介电层230的移除可采用一使用CH4为主气体，而混合O2或是N2以调整蚀刻速率和选择性的制程。
现在请参照图4，其显示本发明一实施例的半导体元件400。在此实施例中，一扩散阻障层410可通过自离子化等离子(SIP)PVD和/或离子化金属等离子(IMP)PVD形成，其中扩散阻障层410可至少部分形成于开口106以当作衬垫。扩散阻障层可包括Ta、TaN、Ti、TiN和/或其它阻障材料。
在一实施例中，扩散阻障层410可在移除部分的介电层230前形成。在此实施例中，扩散阻障层410的底部部分及部分的介电层230可通过干蚀刻和/或溅击连续的移除。
在另一范例中，在移除部分的介电层230之前或是之后，扩散阻障层410的底部部分接近导电层220处，可通过SIP或是IMP临场(in-situ)溅射移除。因此，至少部分的导电层220可被暴露。
在又一范例中，一第二扩散阻障层(未绘示)可选择性的沉积在扩散阻障层410上方。此第二扩散阻障层可以IMP或是SIP系统临场(in-situ)形成，且其材料类似于上述的扩散阻障层410。例如，第二扩散阻障层可包括Ta、TaN、Ti、TiN和/或其它阻障材料。
请参照图5，其绘示本发明一实施例的部分半导体元件500。在此实施例中，由镶嵌制程或是其它方法填入图1所示的导电插塞110于开口106，以形成图1的连接结构。在一实施例中，可沉积一个或是多个晶种层(包括铜、铜合金和/或其它种金材料)在扩散阻障层上，而通过PVD、IMP、SIP和/或其它制程形成晶种层于开口106当作衬垫。开口106可在之后以导电插塞110填满，而其可包括大约相似于导电层220的导电材料。在一实施例中，导电插塞110可包括耐火金属TiSi2、CoSi2、NiSi、PtSi、W、WSi2、金属硅化物、TiN、TiW、TaN、Al、AlCu、Cu、含铜物、铝、铝合金、钴、钴合金、钨和/或其它适合的材料。形成导电插塞110的导电材料可通过电镀和/或其它沉积制程形成在开口106中。形成在介电层310上过多的导电材料可在之后通过CMP和/或其它方法移除。
请参照图6，其揭示本发明一实施例的孔链结构600。在此实施例中，每一连接结构602、604和606是和连接结构100大约相似，而可一起形成孔链结构600。虽然在此揭示中，连接结构602、604和606的形状和尺寸是为相似或是相同，可考虑的是连接结构602、604和606的至少两个可具有不同的形状和尺寸。在一范例中，重叠区的尺寸可约小于连接结构602和/或连接结构606尺寸的80％。同样的，重叠区610的尺寸可约小于连接结构602和/或连接结构604尺寸的80％。此外，亦可考虑的是一较少数或是较多数的连接结构可用以形成孔链结构600。
请参照图7，其揭示一示范的孔阵列结构。在此实施例中，连接结构702、704、706、708、710和712每一个都大约相似或是相同于连接结构100，而可一起形成孔阵列结构700。虽然在此范例中，连接结构702、704、706、708、710和712的尺寸和和形状是大约相似或是相同，其亦可具有不同的尺寸和形状。此外，亦可考虑的是一较少数或是较多数的连接结构可用以形成孔链结构700或是其它连接型态。因此，本发明的接示可具有多样化的变化。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100连接结构100A、100C宽区域100B窄区域
102短边104长边106花生状开口110导电插塞200半导体元件210基底220导电层215基底表面230介电层300半导体元件310介电层400半导体元件410扩散阻障层500半导体元件602、604、606连接结构700孔阵列结构702、704、706、708、710、712连接结构
权利要求
1.一种半导体元件的连接结构，其特征在于所述半导体元件的连接结构包括一开口，包括一窄区域和两个或是多个宽区域，其中该窄区域是位于两宽区域之间或位于该多个宽区域的其中两者之间；及一导电插塞，填入至少部分的开口。
2.根据权利要求1所述的半导体元件的连接结构，其特征在于该窄区域的宽度是介于该些宽区域宽度的1/6～4/5。
3.根据权利要求1所述的半导体元件的连接结构，其特征在于该连接结构的尺寸是小于0.05μm2。
4.根据权利要求1所述的半导体元件的连接结构，其特征在于该连接结构是用于连接一基底和一半导体元件的一层。
5.根据权利要求1所述的半导体元件的连接结构，其特征在于该连接结构是用以连接一内连线层和一半导体元件的一基底。
6.根据权利要求1所述的半导体元件的连接结构，其特征在于该连接结构是连接一第一元件的源极区和一第二元件的栅极，其中该半导体元件包括第一元件和该第二元件两者。
7.一种半导体元件，其特征在于所述半导体元件包括一第一层；一连接层，与该第一层接触，其中该连接层包括一个或是多个花生形状连接结构；及一第二层，连接该连接层。
8.根据权利要求7所述的半导体元件，其特征在于该第一层是为一栅极、一内连线层或一基底。
9.根据权利要求7所述的半导体元件，其特征在于至少一个或是多个花生形状连接结构两者是彼此邻接。
10.根据权利要求7所述的半导体元件，其特征在于该至少一个或是多个花生形状连接结构两者是重叠，其中重叠区的尺寸是小于至少两花生状连接结构尺寸的80％。
11.根据权利要求7所述的半导体元件，其特征在于该一个或是多个花生形状连接结构形成一孔链结构。
12.根据权利要求7所述的半导体元件，其特征在于该一个或是多个花生形状连接结构形成一孔阵列链结构。
13.根据权利要求7所述的半导体元件，其特征在于该半导体元件包括一静态随机存取存储器，每一花生形状连接结构用以连接该静态随机存取存储器的两节点。
14.一种半导体元件的连接结构，其特征在于所述半导体元件的连接结构包括一花生状的开口，包括一窄区域和两宽区域，其中该窄区域是介于该两宽区域之间，其中该窄区域的宽度是介于两宽区域的任一个的1/6～4/5；及一导电插塞，至少部分填入花生状开口。
全文摘要
本发明提供一种半导体元件及半导体元件的连接结构，所述半导体元件的连接结构包括一花生状的开口。花生状的开口包括窄区域和宽区域，其中窄区域是位于两宽区域之间或位于多个宽区域的其中两者之间。一导电插塞至少部分填入花生状开口。本发明所述半导体元件及半导体元件的连接结构，可改进现有技术接触开口制程微缩所产生的问题。
文档编号H01L21/70GK1755928SQ20051010290
公开日2006年4月5日 申请日期2005年9月13日 优先权日2004年9月13日
发明者廖忠志, 谢松均, 崔壬汾, 林子贵, 吴启明 申请人:台湾积体电路制造股份有限公司