专利名称：芯片结构与堆叠式芯片封装结构的制作方法
技术领域：
本发明是有关于一种芯片结构及其芯片封装结构，且特别是有关于一种具重配置线路层的芯片结构以及由其堆叠所构成的堆叠式芯片封装结构。
背景技术：
在现今的资讯社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片(芯片即为晶片，以下皆称为芯片)可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chipmodule，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。
图1A绘示习知具有相同或是相近芯片尺寸的堆叠型芯片封装结构的剖视图。请参考图1A，习知的堆叠型芯片封装结构100包括一电路基板(package substrate)110、芯片120a、芯片120b、一间隔物(spacer)130、多条导线140与一封装胶体(encapsulant)150。电路基板110上具有多个焊垫112，且芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫122a与122b是以周围型态(periperal type)排列于芯片120a与120b上。芯片120a是配置于电路基板110上，且芯片120b经由间隔物130而配置于芯片120a的上方。部分导线140的两端是经由打线制程(wirebonding process)而分别连接于焊垫112与122a，以使芯片120a电性连接于电路基板110。而其他部分导线140的两端亦经由打线制程而分别连接于焊垫112与122b，以使芯片120b电性连接于电路基板110。至于封装胶体150则配置于电路基板110上，并包覆这些导线140、芯片120a与120b。
由于焊垫122a与122b是以周围型态排列于芯片120a与120b上，因此芯片120a无法直接承载芯片120b，是以习知技术必须在芯片120a与120b之间配置间隔物130，使得芯片120a与120b之间相距一适当的距离，以利后续的打线制程的进行。然而，间隔物130的使用却容易造成习知堆叠型芯片封装结构100的厚度无法进一步地缩减。
另外，习知技术提出另一种具有不同芯片尺寸的堆叠型芯片封装结构，其剖视图如图1B所示。请参阅图1B所示，习知的堆叠型芯片封装结构100’包括一电路基板(package substrate)110、芯片120c、芯片120d、多条导线140与一封装胶体150。电路基板110上具有多个焊垫112。芯片120c的尺寸是大于芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊垫122c与122d，其中焊垫122c与122d是以周围型态(peripheral type)排列于芯片120c与120d上。芯片120c是配置于电路基板110上，且芯片120d配置于芯片120c的上方。部分导线140的两端是经由打线制程(wirebonding process)而分别连接于焊垫112与122c，以使芯片120c电性连接于电路基板110。而其他部分导线140的两端亦经由打线制程而分别连接于焊垫112与122d，以使芯片120d电性连接于电路基板110。至于封装胶体150则配置于电路基板110上，并包覆这些导线140、芯片120c与120d。
由于芯片120d小于芯片120c，因此当芯片120d配置于芯片120c上时，芯片120d不会覆盖住芯片120c的焊垫122c。但是当习知技术将多个不同尺寸大小的芯片以上述的方式堆叠出堆叠型芯片封装结构100’时，由于越上层的芯片尺寸必须越小，是以堆叠型芯片封装结构100’有芯片的堆叠数量的限制。
发明内容
本发明的目的就是在于提供一种芯片结构，此芯片结构适于在有限面积内堆叠。
本发明的再一目的是提供一种堆叠型芯片封装结构，其具有较高的封装积集度以及较薄的厚度。
本发明提出一种芯片结构，其包括一芯片本体、一第一保护层、一重配置线路层以及一第二保护层。第一芯片本体具有一焊线接合区域，且焊线接合区域是邻近于芯片本体的单一侧边或相邻两侧边，其中芯片本体具有多个位于焊线接合区域内的第一焊垫以及多个位于焊线接合区域外的第二焊垫。第一保护层配置于芯片本体上，其中第一保护层具有多个第一开口，以暴露出这些第一焊垫与这些第二焊垫。重配置线路层则配置于第一保护层上，其中重配置线路层从这些第二焊垫延伸至焊线接合区域内，而重配置线路层具有多个位于焊线接合区域内的第三焊垫。第二保护层覆盖于重配置线路层上，其中第二保护层具有多个第二开口，以暴露出这些第一焊垫以及这些第三焊垫。
本发明提出一种堆叠型芯片封装结构，其包括一电路基板、多个芯片结构以及多条导线。每一个芯片结构包括一芯片本体、一第一保护层、一重配置线路层以及一第二保护层。第一芯片本体具有一焊线接合区域，且焊线接合区域是邻近于芯片本体的单一侧边或相邻两侧边，其中芯片本体具有多个位于焊线接合区域内的第一焊垫以及多个位于焊线接合区域外的第二焊垫。第一保护层配置于芯片本体上，其中第一保护层具有多个第一开口，以暴露出这些第一焊垫与这些第二焊垫。重配置线路层则配置于第一保护层上，其中重配置线路层从这些第二焊垫延伸至焊线接合区域内，而重配置线路层具有多个位于焊线接合区域内的第三焊垫。第二保护层覆盖于重配置线路层上，其中第二保护层具有多个第二开口，以暴露出这些第一焊垫以及这些第三焊垫。而这些导线是连接于这些芯片结构与电路基板，以使这些芯片结构电性连接于电路基板。
依照本发明的较佳实施例所述的堆叠型芯片封装结构，这些导线的一端连接于这些第一焊垫或这些第三焊垫，且这些导线的另一端连接于电路基板。
依照本发明的较佳实施例所述的堆叠型芯片封装结构，这些导线更包括多条第一导线以及多条第二导线，其中每一条第一导线的两端是分别连接于相邻两芯片结构的第一焊垫或第三焊垫，并且每一条第二导线的两端是分别连接电路基板与邻近于电路基板的芯片结构的第一焊垫或第三焊垫。
依照本发明的较佳实施例所述的堆叠型芯片封装结构，更包括一控制芯片，配置于最上层的芯片封装体上，而曝露出最上层的芯片结构的焊线接合区，且控制芯片是经由这些导线而电性连接于电路基板。
依照本发明的较佳实施例所述的芯片结构与堆叠型芯片封装结构，其中重配线路层的材料包括金、铜、镍、钛化钨或钛。
依照本发明的较佳实施例所述的芯片结构与堆叠型芯片封装结构，其中这些第一焊垫与这些第二焊垫是以周围型态或面阵列型态排列于该芯片本体上。
依照本发明的较佳实施例所述的芯片结构与堆叠型芯片封装结构，其中这些第一焊垫以及这些第三焊垫是沿着芯片本体的单一侧边排列成至少一列。
由于这些第一与第三焊垫均位于焊线接合区内，因此本发明所提出的芯片结构能利用焊线接合区以外的区域来直接承载另一芯片结构。此外，在本发明所提出的堆叠型芯片封装结构中，由于每一较上层的芯片结构均能够直接堆叠于较下层的芯片结构的焊线接合区以外的区域，因此相较于习知技术而言，本发明的堆叠型芯片封装结构能够免除间隔物的使用，是以本发明具有较高的封装积集度以及较薄的厚度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1A绘示习知堆叠型芯片封装结构的剖视图。
图1B绘示另一种习知堆叠型芯片封装结构的剖视图。
图2A～2C绘示为本发明的芯片结构的制造流程示意图。
图3与图4为图2C中分别沿剖面线A-A’与B-B’所绘示的剖视图。
图5绘示为本发明的堆叠式芯片封装结构的示意图。
图6绘示为本发明另一实施例的堆叠式芯片封装结构的示意图。
图7绘示为本发明又一实施例的堆叠式芯片封装结构的示意图。
100、100’、400堆叠型芯片封装结构110、410电路基板112、122a、122b、122c、122d焊垫120a、120b、120c、120d芯片130间隔物140、242、420、420a、420b导线150、430封装胶体210芯片本体212a第一焊垫212b第二焊垫220焊线接合区230第一保护层232第一开口240重配置线路层244第三焊垫250第二保护层252第二开口300、300a、300b芯片结构412第四焊垫440控制芯片具体实施方式
图2A～2C绘示为本发明的芯片结构的制造流程示意图。请参照图2A所示，首先提供芯片本体210，并且在邻近于芯片本体210的单一侧边规划出焊线接合区220，以将芯片本体210的主动表面上的多个焊垫212区分为第一焊垫212a以及第二焊垫212b，其中第一焊垫212a是位于焊线接合区220内，而第二焊垫212b则位于焊线接合区220外。
请参照图2B所示，之后在芯片本体210上形成第一保护层230，其中第一保护层230具有多个第一开口232，以曝露出第一焊垫212a与第二焊垫212b。然后在第一保护层230上形成重配置线路层240。而重配置线路层240包括多条导线242与多个第三焊垫244，其中第三焊垫244是位于焊线接合区220内，且这些导线242是分别从第二焊垫212b延伸至第三焊垫244，以将第二焊垫212b电性连接于第三焊垫244。此外，重配置线路层240的材料例如可以为金、铜、镍、钛化钨、钛或其它的导电材料。
值得注意的是，虽然上述的第一焊垫212a与第二焊垫212b是以周围型态排列于芯片本体210的主动表面上，第一焊垫212a与第二焊垫212b亦可以经由面阵列型态(area array type)或其它的型态排列于芯片本体210上，当然第二焊垫212b亦是经由导线242而电性连接于第三焊垫244。另外，本实施例亦不限定第三焊垫244的排列方式，虽然在图2B中第三焊垫244与第一焊垫212a是排列成两列，并且沿着芯片本体210的单一侧边排列，但是第三焊垫244与第一焊垫212a亦可以以单列、多列或是其它的方式排列于焊线接合区220内。
请参照图2C，在形成重配置线路层240后，将第二保护层250覆盖于重配置线路层240上，而形成芯片结构300。其中第二保护层250具有多个第二开口252，以暴露出第一焊垫212a与第三焊垫244。
图3与图4为图2C中分别沿剖面线A-A’与B-B’所绘示的剖视图。请共同参照图2C、图3与图4所示，由上述可知芯片结构300主要包括芯片本体210、第一保护层230、重配置线路层240以及第二保护层250。其中，芯片主体210具有焊线接合区220，且焊线接合区220是邻近于芯片本体210的单一侧边。另外，芯片主体210具有多个第一焊垫212a以及第二焊垫212b，其中第一焊垫212a位于焊线接合区220内，且第二焊垫212b位于焊线接合区220外。
第一保护层230配置于芯片本体210上，其中第一保护层230具有多个第一开口232，以暴露出这些第一焊垫212a与第二焊垫212b。重配置线路层240配置于第一保护层230上，其中重配置线路层240从第二焊垫212b延伸至焊线接合区220内，且重配置线路层240具有多个第三焊垫244，其配置于焊线接合区220内。第二保护层250覆盖于重配置线路层240上，其中第二保护层250具有多个第二开口252，以暴露出这些第一焊垫212a与第三焊垫244。
由于第一焊垫212a与第三焊垫244均位于焊线接合区220内，因此第二保护层250上的焊线接合区220以外的区域便能够提供一个承载的平台，以承载另一个芯片结构。此外，在本发明的其它实施例中，更可以在芯片本体210的相邻两侧边规划出焊线接合区220。然而由于此实施例与前述的实施例的差异仅在焊线接合区220于芯片本体210上的位置，在此便不再多作赘述。
是以本实施例依据此芯片结构300更提出一种堆叠式芯片封装结构400，其示意图如图5所示。请参阅图5所示，堆叠式芯片封装结构400主要包括电路基板410、芯片结构300a、300b以及多条导线420。其中电路基板410上具有多个第四焊垫412。而芯片结构300a、300b是堆叠于电路基板410上，其中芯片结构300a、300b与芯片结构300相同，于此便不再赘述。这些导线420的一端是连接于芯片结构300a、300b的第一焊垫212a或第三焊垫244，而导线420的另一端则连接于电路基板410的第四焊垫412，以将芯片结构300a、300b电性连接于电路基板410，其中这些导线420的材质例如为金。此外，堆叠式芯片封装结构400例如更具有封装胶体430覆盖于电路基板410上，并包覆芯片结构300a、300b以及这些导线420。
值得注意的是，芯片结构300b是直接堆叠于芯片结构300a上，并且堆叠于焊线接合区220以外的区域，是以后续的打线制程能够顺利地进行。此外，本实施例并未限制堆叠于电路基板410上的芯片结构300的数量，凡熟知此项技艺者应可依据上述所揭露的方法，而制作出具有三个以上的芯片结构300的堆叠式芯片封装结构400。
此外，在本发明的其它实施例中，芯片结构300a、300b与电路基板410之间的电性连接关系更可以如图6所示，其绘示为本发明另一实施例的堆叠式芯片封装结构的示意图。请共同参阅图5与图6所示，图6的堆叠式芯片封装结构400与图5的堆叠式芯片封装结构400之间主要的差别在于导线420a的一端是连接于芯片结构300a的第一焊垫212a或第三焊垫244，而导线420a的另一端则连接于电路基板410的第四焊垫412。并且导线420b的一端是连接于芯片结构300a的第一焊垫212a或第三焊垫244，而导线420b的另一端则连接于芯片结构300b的第一焊垫212a或第三焊垫244。如此一来，经由导线420a、420b便可以将芯片结构300a、300b电性连接于电路基板410。由于图6的堆叠式芯片封装结构400类似于图5的堆叠式芯片封装结构400，在此便不再作详细的描述。
另外，本实施例除了可以将芯片结构300a与300b堆叠于电路基板410上，更可以将控制芯片440堆叠于芯片结构300b之上，并暴露出芯片结构300b的焊线接合区220，且经由导线420而电性连接于电路基板410。
堆叠式芯片封装结构400的芯片结构300之间除了可以以图5与图6所示的方式堆叠以外，更可以以其它的方式堆叠。举例而言，芯片结构300例如是以近似于金字塔型的方式堆叠于电路基板410上，其剖视图如图7所示。当然，在图7所示的堆叠式芯片封装结构400中，本实施例亦可以将控制芯片440堆叠于这些芯片结构上。
综上所述，本发明所提出的芯片结构主要是经由适当的焊线接合区的规划以及重配置线路层，将第一焊垫与第三焊垫集中于芯片结构的单一侧边，使得芯片结构适于经由焊线接合区以外的区域直接承载其他芯片结构。因此，经由上述芯片结构堆叠而成的堆叠式芯片封装结构，相较于习知技术而言，便能够具有较薄的厚度，以及具有较高的封装积集度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种芯片结构，其特征在于其包括一芯片本体，具有一焊线接合区域，该焊线接合区域是邻近于该芯片本体的单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；一第一保护层，配置于该芯片本体上，其中该第一保护层具有多个第一开口，以暴露出该些第一焊垫与该些第二焊垫；一重配置线路层，配置于该第一保护层上，其中该重配置线路层从该些第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于该焊线接合区域内的第三焊垫；以及一第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个第二开口，以暴露出该些第一焊垫以及该些第三焊垫。
2.根据权利要求1所述的芯片结构，其特征在于其中所述的重配线路层的材料包括金、铜、镍、钛化钨或钛。
3.根据权利要求1所述的芯片结构，其特征在于其中该些第一焊垫与该些第二焊垫是以周围型态或面阵列型态排列于该芯片本体上。
4.根据权利要求1所述的芯片结构，其特征在于其中该些第一焊垫以及该些第三焊垫沿着该芯片本体的单一侧边排列成至少一列。
5.一种堆叠型芯片封装结构，其特征在于其包括一电路基板；多个芯片结构，每一该些芯片结构包括一芯片本体，具有一焊线接合区域，该焊线接合区域是邻近于该芯片本体的单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；一第一保护层，配置于该芯片本体上，其中该第一保护层具有多个第一开口，以暴露出该些第一焊垫与该些第二焊垫；一重配置线路层，配置于该第一保护层上，其中该重配置线路层从该些第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于该焊线接合区域内的第三焊垫；以及一第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个第二开口，以暴露出该些第一焊垫以及该些第三焊垫，其中该些芯片结构是彼此交错堆叠，以曝露出每一该些芯片结构的该焊线接合区域；以及多条导线，连接于该些芯片结构与该电路基板，以使该些芯片结构电性连接于该电路基板。
6.根据权利要求5所述的堆叠型芯片封装结构，其特征在于该些导线的一端是连接至该些第一焊垫或该些第三焊垫，且该些导线的另一端连接至该电路基板。
7.根据权利要求5所述的堆叠型芯片封装结构，其特征在于该些导线更包括多条第一导线以及多条第二导线，其中每一该些第一导线的两端是分别连接于相邻两芯片结构的该些第一焊垫或该些第三焊垫，并且每一该些第二导线的两端分别连接该电路基板与邻近于该电路基板的该芯片结构的该些第一焊垫或该些第三焊垫。
8.根据权利要求5所述的堆叠型芯片封装结构，其特征在于其更包括一控制芯片，配置于最上层的该芯片结构上，以曝露出最上层的该芯片结构的该焊线接合区，且该控制芯片是经由该些导线而电性连接至该电路基板。
9.根据权利要求5所述的堆叠型芯片封装结构，其特征在于其中该些芯片结构的该些第一焊垫与该些第二焊垫是以周围型态或面阵列型态排列于该芯片本体上。
10.根据权利要求5所述的芯片结构，其特征在于其中该些芯片结构的该些第一焊垫以及该些第三焊垫沿着该芯片本体的单一侧边排列成至少一列。
全文摘要
本发明提出一种芯片结构，其包括芯片本体、第一保护层、重配置线路层以及第二保护层。芯片本体具有焊线接合区域，其邻近于芯片本体的单一侧边或相邻两侧边，其中芯片本体具有多个位于焊线接合区域内的第一焊垫以及多个位于焊线接合区域外的第二焊垫。第一保护层配置于芯片本体上，其具有多个第一开口，以暴露出第一焊垫与第二焊垫。重配置线路层则配置于第一保护层上，其从第二焊垫延伸至焊线接合区域内，且具有多个位于焊线接合区域内的第三焊垫。第二保护层覆盖于重配置线路层上，其具有多个第二开口，以暴露出第一焊垫以及第三焊垫。
文档编号H01L23/48GK1941343SQ20051010809
公开日2007年4月4日 申请日期2005年9月29日 优先权日2005年9月29日
发明者王俊恒 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司