专利名称：非易失存储器及其制造方法
技术领域：
本发明涉及一种半导体元件及其制造方法，且特别涉及非易失存储器及其制造方法。
背景技术：
非易失存储器中的电可擦除可编程只读存储器(Electrically ErasableProgrammable Read Only Memory，EEPROM)具有可进行多次数据存入、读取、抹除等操作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的电可擦除可编程只读存储器以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当存储器进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠性。
因此，为了解决电可擦除可编程只读存储器元件漏电流的问题，目前一种公知的方法是采用电荷储存层取代多晶硅浮置栅极，此电荷储存层的材质例如是氮化硅。这种氮化硅电荷储存层(charge storage layer)上下通常各有一层氧化硅，而形成一种包含氧化硅/氮化硅/氧化硅(ONO)复合介电层在内的堆叠式(Stacked)栅极结构。
此外，以氮化硅层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行程序化时，可以分别对堆栈式栅极一端的源极区与控制栅极施加电压，而在接近于堆栈式栅极另一端的漏极区的氮化硅层中产生高斯分布的电子，并且也可以分别对堆栈式栅极一端的漏极区与控制栅极施加电压，而在接近于堆栈式栅极另一端的源极区的氮化硅层中产生高斯分布的电子。故而，通过改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的氮化硅层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材质取代浮置栅极的闪存，可以在单一的存储单元之中写入四种状态，为一种单一存储单元二位(2bit/1cell)闪存。
为了提高单一存储单元的位数，公知技术中有一种具有垂直存储单元的存储器结构，为一种单一存储单元四位(4bit/1cell)闪存。然而，此具有垂直存储单元的存储器结构在两垂直存储单元之间容易发生电荷击穿的现象，而产生漏电流的问题。
因此，提高单一存储单元的位数以达到更高的存储器密度，仍是目前努力的方向。
发明内容
鉴于上述情况，本发明的目的就是提供一种非易失存储器，可提高单一存储单元的位数。
本发明的另一目的就是提供一种非易失存储器的制造方法，可制造出高密度的非易失存储器。
本发明的又一目的就是提供一种非易失存储器的制造方法，可制造出单一存储单元三位的非易失存储器。
本发明提出一种非易失存储器，包括基底、一层导体层、一层电荷储存层、多个第一掺杂区及多个第二掺杂区。其中，基底中具有多个沟渠，导体层设置于基底上，并填满沟渠。电荷储存层设置于导体层与基底之间。多个第一掺杂区分别设置于各沟渠两侧的基底中，且两个沟渠之间的两个第一掺杂区互不接触。多个第二掺杂区分别设置于这些沟渠下方的基底中。
依照本发明的一较佳实施例所述，在上述非易失存储器中，电荷陷入层的材质包括氮化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器中，还包括一层第一介电层，设置于电荷陷入层下方。
依照本发明的一较佳实施例所述，在上述非易失存储器中，第一介电层的材质包括氧化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器中，还包括一层第二介电层，设置于电荷陷入层上方。
依照本发明的一较佳实施例所述，在上述非易失存储器中，第二介电层的材质包括氧化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器中，导体层的材质例如是掺杂多晶硅。
依照本发明的一较佳实施例所述，在上述非易失存储器中，非易失存储器的存储单元包括多阶储存存储单元。
本发明提出一种非易失存储器的制造方法，首先提供基底。接着，于基底中形成多个第一掺杂区。然后，于这些第一掺杂区中的部分区域形成多个沟渠。接下来，于这些沟渠底部的基底中形成多个第二掺杂区。之后，于基底上形成共形的电荷储存层。继之，于基底上形成导体层，导体层覆盖电荷储存层并填满这些沟渠。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，于基底中形成这些第一掺杂区、这些沟渠及这些第二掺杂区的方法，首先于基底上形成图案化的掩膜层。接着，以图案化的掩膜层为掩膜，于基底中形成这些第一掺杂区。然后，于图案化的掩膜层两侧的基底上形成间隙壁，且间隙壁覆盖这些第一掺杂区的一部分。接下来，以图案化的掩膜层及间隙壁为掩膜，对基底进行一个蚀刻工序，以于基底中形成这些沟渠。之后，以图案化的掩膜层及间隙壁为掩膜，于这些沟渠底部的基底中形成这些第二掺杂区。继之，移除图案化的掩膜层及间隙壁。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，这些第一掺杂区及这些第二掺杂区的形成方法包括离子植入法。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，间隙壁的形成方法，首先于基底上形成介电层，且介电层覆盖图案化的掩膜层。接着，对介电层进行一个干蚀刻工序。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，于基底中形成这些沟渠及这些第二掺杂区的方法，首先于基底上形成图案化的掩膜层，以暴露出这些第一掺杂区的一部份。接着，以图案化的掩膜层为掩膜，于基底中形成多个沟渠。然后，以图案化的掩膜层为掩膜，于这些沟渠底部的基底中形成多个第二掺杂区。接下来，移除图案化的掩膜层。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，这些第二掺杂区的形成方法包括离子植入法。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，电荷储存层的材质包括氮化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中还包括于电荷储存层下方形成一层第一介电层。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，第一介电层的材质包括氧化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，还包括于电荷储存层上方形成一层第二介电层。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，第二介电层的材质包括氧化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，这些第一掺杂区及这些第二掺杂区的形成方法包括离子植入法。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，间隙壁的形成方法，首先于基底上形成一层介电层，且介电层覆盖图案化的掩膜层。接着，对介电层进行一个干蚀刻制程。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，图案化的掩膜层的材质包括氧化硅。
依照本发明的一较佳实施例所述，在上述非易失存储器的制造方法中，间隙壁的材质为氮化硅或氧化硅。
本发明的非易失存储器中，具有垂直及平面的存储器结构，为单一存储单元三位的非易失存储器，可有效提高单一存储单元的位数。另一方面，以本发明的非易失存储器的制造方法所制造的存储器，在单一存储单元可进行三位储存，因此可制造出高密度的非易失存储器。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
图1为依照本发明一实施例的非易失存储器的剖面图。
图2A～图2D为依照本发明一实施例的非易失存储器的制造流程剖面图。
图3A～图3C为依照本发明另一实施例的非易失存储器的制造流程剖面图。
主要元件标记说明100、200、300基底102、216、316导体层104、214、314复合介电层106、206、306第一掺杂区108、212、312第二掺杂区110、210、310沟渠112存储单元202、302、308掩膜层
204光刻胶层208间隙壁214a、314a底介电层214b、314b电荷储存层214c、314c顶介电层具体实施方式
图1为依照本发明一实施例的非易失存储器的剖面图。
请参照图1，本发明的非易失存储器，包括基底100、导体层102、复合介电层104、第一掺杂区106及第二掺杂区108。基底100中具有多个沟渠110，基底100例如是硅基底。
导体层102设置于基底100上，并填满沟渠110。导体层102的材质例如是掺杂多晶硅。
复合介电层104设置于导体层102与基底100之间，复合介电层104例如是由底介电层104a、电荷储存层104b及顶介电层104c所组成。其中，介电层104a及顶介电层104c的材质例如是氧化硅，而电荷储存层104b的材质例如氮化硅。
第一掺杂区106分别设置于各沟渠110两侧的基底100中，且位于两个沟渠110之间的两个第一掺杂区106互不接触。第一掺杂区106例如是N型掺杂区。
第二掺杂区108分别设置于沟渠110下方的基底100中。第二掺杂区106例如是N型掺杂区。
本发明的非易失存储器的存储单元例如是多阶储存存储单元，可于单一存储单元进行多位储存。以图1中的存储单元112为例，为三位储存的存储单元，可于沟渠110侧边基底100上的复合介电层104中进行二位储存，可于两个沟渠110之间的复合介电层104中进行一位储存。因此，本发明的非易失存储器为单一存储单元三位非易失存储器，可以有效提高单一存储单元的位数。
图2A～图2D为依照本发明一实施例的非易失存储器的制造流程剖面图。
首先，请参照图2A，首先提供基底200，再于基底200上形成图案化的掩膜层202。图案化的掩膜层202的材质例如是氧化硅，形成方法例如是先以化学气相沉积法于基底200上形成掩膜材料层(图中未表示)，再于掩膜材料层上形成图案化的光刻胶层204。接着，以图案化光刻胶层204为掩膜，对掩膜材料层进行一个蚀刻工序，而形成图案化的掩膜层202。
然后，请参照图2B，移除图案化的光刻胶层204。然后，于图案化的掩膜层202所曝露的基底200中形成第一掺杂区206。第一掺杂区206例如是N型掺杂区，形成方法例如是以图案化的掩膜层202为掩膜，以磷为掺质对基底200进行离子植入工序而形成。
接下来，于图案化的掩膜层202两侧的基底200上形成间隙壁208，且间隙壁208覆盖第一掺杂区206的一部分。间隙壁208的材质例如是氮化硅或氧化硅，形成方法例如是先以化学气相沉积法于基底200上形成一层介电层(图中未表示)，再对介电层进行一个干蚀刻工序而形成。
之后，请参照图2C，以图案化的掩膜层202及间隙壁208为掩膜，对基底200进行一个蚀刻工序，以于基底200中形成沟渠210。上述的所进行蚀刻工序例如是干蚀刻工序。
继之，于沟渠210底部的基底200中形成第二掺杂区212。第二掺杂区212例如是N型掺杂区，形成方法例如是以图案化的掩膜层202及间隙壁208为掩膜，以磷为掺质对沟渠210底部的基底200进行一个离子植入工序而形成。
随后，请参照图2D，移除图案化的掩膜层202及间隙壁208，移除的方法例如是干蚀刻法。
再者，于基底200上形成共形的复合介电层214。复合介电层214的形成方法例如是依序于基底200上形成底介电层214a、电荷储存层214b及顶介电层214c。其中，介电层214a的材质例如是氧化硅，形成方法例如是热氧化法或化学气相沉积法。电荷储存层214b的材质例如是氮化硅，形成方法例如是化学气相沉积法。介电层214c的材质例如是氧化硅，形成方法例如是化学气相沉积法。
然后，于基底200上形成导体层216，导体层216覆盖复合介电层214且填满沟渠210。导体层216的材质例如是掺杂晶硅，形成方法例如是以临场掺杂的方式，利用化学气相沉积法沉积多晶硅层而形成。
由上述非易失存储器的制造方法所制造的存储器，因为具有垂直及平面的存储器结构，为单一存储单元三位的非易失存储器，故可提高存储器的密度。
图3A～图3C为依照本发明另一实施例的非易失存储器的制造流程剖面图。
首先，请参照图3A，首先提供基底300，再于基底300上形成图案化的掩膜层302。图案化的掩膜层302例如是光刻胶层，形成方法例如是先于基底300上涂布一层光刻胶层(图中未表示)，再对光刻胶层进行曝光及显影等步骤而形成。
然后，于图案化的掩膜层302所曝露的基底300中形成第一掺杂区306。第一掺杂区306例如是N型掺杂区，形成方法例如是以图案化的掩膜层302为掩膜，以磷为掺质对基底300进行离子植入工序而形成。
接下来，请参照图3B，移除图案化的掩膜层302。之后，于基底300上形成图案化的掩膜层308，以暴露出第一掺杂区306的一部分。图案化的掩膜层308例如是光刻胶层，形成方法例如是先于基底300上涂布一层光刻胶层(图中未表示)，再对光刻胶层进行曝光及显影等步骤而形成。
之后，以图案化的掩膜层308为掩膜，对基底300进行一个蚀刻工序，以于基底300中形成沟渠310。上述的所进行蚀刻工序例如是干蚀刻工序。
继之，于沟渠310底部的基底300中形成第二掺杂区312。第二掺杂区312例如是N型掺杂区，形成方法例如是以图案化的掩膜层308为掩膜，以磷为掺质对沟渠310底部的基底300进行一个离子植入工序而形成。
随后，请参照图3C，移除图案化的掩膜层308，移除的方法例如是干蚀刻法。
再者，于基底300上形成共形的复合介电层314。复合介电层314的形成方法例如是依序于基底300上形成底介电层314a、电荷储存层314b及顶介电层314c。其中，介电层314a的材质例如是氧化硅，形成方法例如是热氧化法或化学气相沉积法。电荷储存层314b的材质例如是氮化硅，形成方法例如是化学气相沉积法。介电层314c的材质例如是氧化硅，形成方法例如是化学气相沉积法。
然后，于基底300上形成导体层316，导体层316覆盖复合介电层314且填满沟渠310。导体层316的材质例如是掺杂晶硅，形成方法例如是以临场掺杂的方式，利用化学气相沉积法沉积多晶硅层而形成。
由上述的非易失存储器的制造方法所制造的存储器，在单一存储单元可进行三位储存，因此可制造出高密度的非易失存储器。
综上所述，本发明至少具有下列优点1.本发明的非易失存储器具有垂直及平面的存储器结构，为单一存储单元三位非易失存储器，因此能有效提高单一存储单元的位数。
2.利用本发明的非易失存储器的制造方法能制造在单一存储单元可进行三位储存的非易失存储器，因此能提高存储器的密度。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种非易失存储器，其特征是包括基底，该基底中具有多个沟渠；导体层，设置于该基底上，并填满该沟渠；电荷储存层，设置于该导体层与该基底之间；多个第一掺杂区，分别设置于各该沟渠两侧的该基底中，且两个沟渠之间的两个第一掺杂区互不接触；以及多个第二掺杂区，分别设置于上述这些沟渠下方的该基底中。
2.根据权利要求1所述的非易失存储器，其特征是该电荷陷入层的材质包括氮化硅。
3.根据权利要求1所述的非易失存储器，其特征是还包括第一介电层，设置于该电荷陷入层下方。
4.根据权利要求3所述的非易失存储器，其特征是第一介电层的材质包括氧化硅。
5.根据权利要求1所述的非易失存储器，其特征是还包括第二介电层，设置于该电荷陷入层上方。
6.根据权利要求5所述的非易失存储器，其特征是第二介电层的材质包括氧化硅。
7.根据权利要求1所述的非易失存储器，其特征是该导体层的材质例如是掺杂多晶硅。
8.根据权利要求1所述的非易失存储器，其特征是该非易失存储器的存储单元包括多阶储存存储单元。
9.一种非易失存储器的制造方法，其特征是包括提供基底；于该基底中形成多个第一掺杂区；于上述这些第一掺杂区中的部分区域形成多个沟渠；于上述这些沟渠底部的该基底中形成多个第二掺杂区；于该基底上形成共形的电荷储存层；以及于该基底上形成导体层，该导体层覆盖该电荷储存层并填满上述这些沟渠。
10.根据权利要求9所述的非易失存储器的制造方法，其特征是于该基底中形成上述这些第一掺杂区、上述这些沟渠及上述这些第二掺杂区的方法，包括于该基底上形成图案化的掩膜层；以该图案化的掩膜层为掩膜，于该基底中形成上述这些第一掺杂区；于该图案化的掩膜层两侧的该基底上形成间隙壁，且该间隙壁覆盖上述这些第一掺杂区的一部份；以该图案化的掩膜层及该间隙壁为掩膜，对该基底进行蚀刻工序，于该基底中形成上述这些沟渠；以该图案化的掩膜层及该间隙壁为掩膜，于上述这些沟渠底部的该基底中形成上述这些第二掺杂区；以及移除该图案化的掩膜层及该间隙壁。
11.根据权利要求10所述的非易失存储器的制造方法，其特征是上述这些第一掺杂区及上述这些第二掺杂区的形成方法包括离子植入法。
12.根据权利要求10所述的非易失存储器的制造方法，其特征是该间隙壁的材质为氮化硅或氧化硅。
13.根据权利要求10所述的非易失存储器的制造方法，其特征是该间隙壁的形成方法，包括于该基底上形成介电层，且该介电层覆盖该图案化的掩膜层；以及对该介电层进行干蚀刻工序。
14.根据权利要求9所述的非易失存储器的制造方法，其特征是于该基底中形成上述这些沟渠及上述这些第二掺杂区的方法，包括于该基底上形成图案化的掩膜层，以暴露出上述这些第一掺杂区的一部份；以该图案化的掩膜层为掩膜，于该基底中形成多个沟渠；以该图案化的掩膜层为掩膜，于上述这些沟渠底部的该基底中形成多个第二掺杂区；以及移除该图案化的掩膜层。
15.根据权利要求14所述的非易失存储器的制造方法，其特征是上述这些第二掺杂区的形成方法包括离子植入法。
16.根据权利要求9所述的非易失存储器的制造方法，其特征是该电荷储存层的材质包括氮化硅。
17.根据权利要求9所述的非易失存储器的制造方法，其特征是还包括于该电荷储存层下方形成第一介电层。
18.根据权利要求17所述的非易失存储器的制造方法，其特征是该第一介电层的材质包括氧化硅。
19.根据权利要求9所述的非易失存储器的制造方法，其特征是还包括于该电荷储存层上方形成第二介电层。
20.根据权利要求19所述的非易失存储器的制造方法，其特征是该第二介电层的材质包括氧化硅。
全文摘要
一种非易失存储器，包括基底、一层导体层、一层电荷储存层、多个第一掺杂区及多个第二掺杂区。其中，基底中具有多个沟渠，导体层设置于基底上，并填满沟渠。电荷储存层设置于导体层与基底之间。多个第一掺杂区分别设置于各沟渠两侧的基底中，且两个沟渠之间的两个第一掺杂区互不接触。多个第二掺杂区分别设置于这些沟渠下方的基底中。
文档编号H01L29/66GK1953183SQ20051010954
公开日2007年4月25日 申请日期2005年10月21日 优先权日2005年10月21日
发明者吴昭谊 申请人:旺宏电子股份有限公司