专利名称：半导体器件、sram以及半导体器件的制造方法
技术领域：
本发明涉及半导体器件、SRAM及半导体器件的制造方法，尤其涉及具有有源区和与该有源区连接的接触(contact)部的半导体器件、SRAM以及半导体器件的制造方法。
背景技术：
一直以来就存在在SOI衬底上形成晶体管的技术(非专利文献1)。
在非专利文献1的发明中，构成晶体管的有源区被部分分离绝缘膜包围。此外，在有源区上连接接触部。
然而，在有源区上连接接触部的工序中，由于与叠加偏差等，接触部从原有源区位置错开形成。
非专利文献1Y.Hirano等编著的“Bulk-Layou-Compatible 0.18μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)”，1999 IEEEInternational SOI Conference，1999年10月，第131-132页。
随着半导体器件的微型化，具有缩小有源区宽度的趋势。但是，如果缩小有源区的宽度，由于所述重叠等，接触部超出有源区之外形成的可能性增高。
假如这样，一旦接触部形成得从有源区超出，接触部的一部分就会和SOI层内的主体部连接。这样，在接触部和主体部之间产生漏电流。
为了抑制该漏电流的产生，需要精度高的接触部、在窄有源区上设置接触部。这是半导体器件制造困难的主要原因。
发明内容
本发明的目的是提供一种能够容易地进行在窄的有源区上设置接触部的工序的半导体器件、SRAM以及半导体器件的制造方法。
为了实现所述目的，本发明的技术方案1所述的半导体器件包括具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底；在所述SOI层表面内形成的有源区；在所述有源区的一侧从所述SOI层表面开始至所述掩埋绝缘膜形成的第一绝缘膜；在与所述一侧面对的所述有源区的另一侧，从所述SOI层表面开始至未到达所述掩埋绝缘膜的预定深度形成的第二绝缘膜；在平面视图中，相对于所述有源区的中心，在存在所述第一绝缘膜的一侧的所述有源区上设置的接触部。
此外，在本发明的技术方案4中所述的SRAM包括具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底；具有在所述SOI层表面内形成的第一有源区、在所述SOI层中形成的存取晶体管；在所述第一有源区的一侧从所述SOI层表面开始至所述掩埋绝缘膜形成的第一绝缘膜；在与所述一侧面对的所述第一有源区的另一侧，从所述SOI层表面开始至未到达所述掩埋绝缘膜的预定深度形成的第二绝缘膜；在平面视图中，相对于所述第一有源区的中心，在存在所述第一绝缘膜的一侧的所述第一有源区上设置的第一接触部。
此外，本发明的技术方案13所述的半导体器件的制造方法，包括下列工序(a)准备具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底；(b)在所述SOI层的表面内形成有源区；(c)在所述有源区的一侧，从所述SOI层的表面开始至所述掩埋绝缘膜形成第一绝缘膜；(d)在与所述一侧面对的所述有源区的另一侧，从所述SOI层的表面开始至未到达掩埋绝缘膜的预定深度形成第二绝缘膜；(e)在平面图中，以相对于所述有源区的中心，在所述第一绝缘膜存在一侧的所述有源区为目标，设置接触部。
图1是表示实施方式1的半导体器件结构的平面图。
图2是表示实施方式1的半导体器件结构的剖面图。
图3是表示有问题的半导体器件结构的平面图。
图4是表示有问题的半导体器件结构的剖面图。
图5是说明半导体器件的问题点的剖面图。
图6是表示实施方式1的半导体器件的其它结构例的平面图。
图7是表示实施方式1的半导体器件的其它结构例的剖面图。
图8是说明实施方式1的半导体器件的制造方法的工序剖面图。
图9是说明实施方式1的半导体器件的制造方法的工序剖面图。
图10是说明实施方式1的半导体器件的制造方法的工序剖面图。
图11是说明实施方式1的半导体器件的制造方法的工序剖面图。
图12是说明实施方式1的半导体器件的制造方法的工序剖面图。
图13是说明实施方式1的半导体器件的制造方法的工序剖面图。
图14是说明实施方式1的半导体器件的制造方法的工序剖面图。
图15是说明实施方式1的半导体器件的制造方法的工序剖面图。
图16是说明实施方式的半导体器件的制造方法的工序剖面图。
图17是说明实施方式1的半导体器件的制造方法的工序剖面图。
图18是说明实施方式1的半导体器件的制造方法的工序剖面图。
图19是表示实施方式2的SRAM结构的平面图。
图20是表示实施方式2的SRAM结构的电路图。
图21是表示实施方式2的SRAM的其它结构例的一部分的平面图。
图22是表示实施方式2的SRAM的其它结构例的一部分的平面图。
图23是表示实施方式3的SRAM的结构的平面图。
图24是表示实施方式3的SRAM的其它结构例的平面图。
图25是表示实施方式3的SRAM的其它结构例的平面图。
图26是表示实施方式4的SRAM的结构的平面图。
图27是表示实施方式5的SRAM结构的平面图。
图28是表示实施方式6的SRAM结构的平面图。
图29是表示实施方式6的SRAM结构的剖面图。
符号说明1、半导体支撑衬底；2、掩埋绝缘膜；3、SOI层；3a、有源区；3b、完全分离绝缘膜；3c、部分分离绝缘膜；3d、主体区；3a1、硅化物膜；4、4g、接触部；4s、共享接触部；5、栅极；10、SOI衬底；Tr1、Tr2存取晶体管；Tr3、Tr4负载晶体管；Tr5、Tr6驱动晶体管；41、电源用接触部。
具体实施例方式
下面基于附图具体描述本发明的实施方式。
实施方式1
<结构>
图1示出了关于实施方式1的半导体器件(晶体管)的结构的平面图。图2是表示图1的II-II剖面结构的剖面图。
如图1、2所示，在SOI(Semiconductor On Insulator，绝缘体上的半导体)衬底10上形成晶体管。这里，SOI衬底10由半导体支撑衬底1、掩埋绝缘膜2和SOI层3构成。
具体地说，如图2所示，在半导体支撑衬底1上形成掩埋绝缘膜2。在掩埋绝缘膜2上形成SOI层3。
在SOI层3的表面内，形成N+型有源区3a。这里，如图2所示，有源区3a从SOI层3的表面至掩埋绝缘膜2被形成。此外，有源区上面的一部分形成了硅化钴膜等硅化物膜3a1。下面，称作含有硅化物膜3a1的有源区3a(图1中省略了硅化物膜3a1)。
此外，在SOI层3上，形成分离如图所示的晶体管和其它的半导体元件(未示出)的完全分离绝缘膜(可以理解为第一绝缘膜)3b和部分分离绝缘膜(可以理解为第二绝缘膜)3c。
如图1、2所示，部分分离绝缘膜3b接着有源区3a的一侧形成。此外，如图2所示，完全分离绝缘膜3b从SOI层3的表面开始至掩埋绝缘膜2被形成。
此外，如图1、2所示，部分分离绝缘膜3c与面对有源区3a的一侧、有源区3a的另一侧的一部分相接形成。此外，如图2所示，部分分离绝缘膜3c从离SOI层3的表面开始至预定的深度(没有到达掩埋绝缘膜2的深度)形成。
如图2所示，在部分分离绝缘膜3c的下面和掩埋绝缘膜2的上面之间，形成P型主体区3d。这里，在工作时，主体区3d固定在预定的电位。
此外，如图1、2所示，接触部4与有源区3a的上面连接。这里，相对于有源区的中心(图中的虚线C)，接触部4设置在完全分离绝缘膜3b侧。
而且，如图1所示，在SOI层3上，设置栅电极5。由栅电极5和有源区3a形成晶体管。
由于所述结构，根据本实施方式的半导体器件具有下列效果。在说明效果之前，首先阐述包括下列结构的半导体器件(晶体管)所具有的问题。
图3是表示具有问题的半导体器件(晶体管)的结构的平面图。图4是图3的IV-IV剖面的结构的剖面图。
如图3、4所示，在SOI层3内，在有源区3a的两侧形成部分分离绝缘膜3c。然后，如图4所示，在各个部分分离绝缘膜3c的下面和掩埋绝缘膜2的上面之间，分别形成主体区3d。
另外，接触部4与有源区3a上部连接。这里，接触部4的中心按照与有源区3a的中心(图中的虚线C)一致设计半导体器件。
但是，设置实际的接触部4时，由于叠加偏移等，存在从有源区3a的中心偏移形成接触部4的可能性。在有源区3a的宽度与接触部4的直径相比足够大的情况下，即使稍微产生偏移，接触部4也必然设置在有源区3a上。
然而，在有源区3a的宽度(b)是接触部4的直径(a)的2倍或以下的情况下(b≤2a)，设置接触时产生叠加偏移等。这样，如图5所示，接触部4形成到有源区3a之外。而且，该接触部4贯通部分分离绝缘膜3c，与主体区3d连接。
因此，由于接触部4和主体区3d连接，因此在接触部4和主体区3d之间产生漏电流。为了防止产生漏电流，必须仅在狭窄的有源区3a上设置接触部4。该制造工序也极其困难。
但是，应用本实施方式中的半导体器件，能够容易地在窄的有源区3a设置接触部4。
简言之，在有源区3a上设置接触部4时，接触部4以相对于有源区3a的中心向完全分离绝缘膜3b侧偏移的有源区3a上的位置为目标进行配置。
这样，在有源区3a上，在部分分离绝缘膜3c侧，能够得到大的接触裕度。此外，如图6、7所示，由于叠加偏移等，接触部4从有源区3a超出完全分离绝缘膜侧形成。
但是，在该超出方向，由于仅形成了完全分离绝缘膜3b，因此接触部4和主体部3d不连接。
这里，图6是表示接触部4从有源区超出状态的平面图，图7是表示图6的VII-VII剖面的剖面图。
如上所述，勿庸置疑通过采用作为本实施方式的半导体器件的结构，不必严格控制接触部4的设置精度，使接触部4的设置工序容易。
尤其是，在所述b≤2a的关系成立的情况下，本发明更有效。
另外，在本实施方式中，不仅仅是图2所示的结构，从一开始就采用图6、7所示的结构也能达到目的。
如图6、7所示，在采用接触部4在从有源区3a超出完全分离绝缘膜侧的结构情况下，不言而喻，与所述相同，接触部4的设置工序容易。
这是因为在所述同样的有源区3a上，由于在部分分离绝缘膜3c侧能够得到大的接触裕度，此外，由于叠加偏移，即使接触部4与图6、7所示的位置相比在完全分离绝缘膜3b侧错开设置，接触部4也不会与主体部3d相接。
此外，通过图1所示的结构可以看出，和栅电极5连接的接触部4g在部分分离绝缘膜3c侧设置。这样，接触部4与该接触部4g分离设置。据此，能够减小在接触部4和接触部4g之间产生的寄生电容。
<制造方法>
下面说明图1、2或者图6、7所示的半导体器件(晶体管)的制造方法。
首先，如图8所示，在由硅等构成的半导体支撑衬底1上堆积掩埋绝缘膜2，在掩埋绝缘膜2上堆积SOI层3，由此制备SOI衬底10。
该SOI衬底10例如通过SIMOX(Separation by Implanted Oxygen，注氧隔离)法形成。此外，SOI衬底10也可以通过晶片贴合法形成。
其次，如图9所示，通过CVD法，在SOI层3上形成氧化膜OX11。此外，形成的氧化膜OX11的膜厚为5-50nm。
然后，如图9所示，通过CVD法，在氧化膜OX11上形成多晶硅层PS11。这里，该多晶硅层PS11的厚度为10-100nm。
然后，如图9所示，通过CVD法，在多晶硅层PS11上形成氮化膜SN11。此外，氮化膜SN11的厚度为50-200nm。
接着，通过布图，在氮化膜SN11上形成光刻胶掩模RM11(图9)。光刻胶掩模RM11具有在与部分分离绝缘膜3c或者完全分离绝缘膜3b(图1、2或者图6、7)的设置位置对应的部分为开口部RM11A、RM11b的图形。
然后，与光刻胶掩模RM11的开口图形重合，蚀刻氮化膜SN11。此后，光刻胶掩模RM11和氮化膜SN11用作蚀刻掩模，实施干蚀处理。这样，有选择地去除多晶硅层PS11、氧化膜OX11和SOI层3的一部分。
如上所述，如图10所示，对应于部分分离绝缘膜3c和完全分离绝缘膜3b的形成位置，形成沟槽TR1和TR2。此外，在图10中，光刻胶掩模RM11被去除。
此外，在SOI层3的蚀刻中，必须不贯通SOI层3。其次，使用氮化膜SN11作为掩模，热氧化露出的SOI层3的表面。这样，在露出的SOI层3的表面形成氧化膜OX12。
然后，如图11所示，通过布图形成光刻胶掩模12。光刻胶掩模12具有仅使沟槽TR2的部分作为开口部的图形。
然后，与光刻胶掩模12的开口图形一致，进一步蚀刻沟槽TR2。这样，如图12所示，由沟槽TR2的底部露出掩埋氧化膜2(形成沟槽TR21)。此外，在图12中，去除光刻胶掩模RM12。
然后，如图13所示，通过CVD法，在SOI衬底10的整个区域上形成氧化膜OX13。该氧化膜OX13的膜厚为300-600nm，此外，氧化膜OX13完全埋入沟槽TR1和TR21内。此外，为了简化图，未示出氧化膜12。
然后，对于图13所示的SOI衬底10，进行光刻工序、蚀刻工序、CMP等，这样，如图14所示，形成完全分离绝缘膜3b和部分分离绝缘膜3c。
然后，如图15所示，通过湿蚀或者干蚀去除氮化膜SN11和多晶硅层PS11。
然后，通过对预定的区域注入硼等杂质离子，如图16所示，在SOI层3的预定区域形成P型主体区3d。此外，去除氧化膜OX11之后，形成栅电极(也包含栅绝缘膜。图中未示出)。此后，使用该栅电极作为掩模，注入磷等杂质离子。
通过到上述为止的所述工序，如图16所示，在SOI层3内，形成了P型主体区3d和N+型有源区3a。
然后，对有源区3a的上面进行硅化处理。这样，在有源区3a的表面内，形成了硅化钴膜等硅化物膜3a1。
此后，如图17或者18所示，通过CVD法等，在SOI层3上形成层间绝缘膜20。此后，对层间绝缘膜20进行蚀刻，形成接触孔20a。
这里，形成了接触孔20a，以使接触孔20a的直径的中心与有源区3a的中心C相比位于完全分离绝缘膜3b侧。此外，在图18中，接触孔20a超出有源区3a之外形成，过蚀刻了完全分离绝缘膜3b的一部分。
最后，对图17或者图18所示的接触孔20a填充导体。这样，图1、2或者图6、7所示的半导体器件完成了。这里，在图2、7中，省略了层间绝缘膜20。
如上所述，在本实施方式的半导体器件的制造方法中，由于夹住在SOI层3的表面内形成的有源区3a，在一侧形成完全分离绝缘膜3b，在另一侧形成部分分离绝缘膜3c。此外，有意面对层间绝缘膜20形成了接触孔20a，以使接触孔20a的直径中心从有源区3a的中心C偏向完全分离绝缘膜3b侧。
据此，在有源区3a的部分分离绝缘膜3c侧，能够得到大的接触孔20a的形成裕度。因此，在形成接触孔20a时，能够防止叠加偏移等产生，并且能够防止接触孔20a形成在部分分离绝缘膜3c侧。
因此，能够防止在接触孔20a内形成的接触部4和主体区3d接触，也不会在接触部4和主体区3d之间产生漏电流。
<实施方式2>
本实施方式是在SRAM(Static Random Access Memory，静态随机存取存储器)中适用实施方式1的半导体器件(晶体管)的情况。
图19是表示适用实施方式1的晶体管的SRAM的平面结构图。图20是图19的SRAM的等效电路的电路图。此外，图19的V-V剖面的剖面结构通过图7示出。
如图19、20所示，SRAM由存取晶体管Tr1、Tr2和负载晶体管Tr3、Tr4以及驱动晶体管Tr5、Tr6构成。
这里，存取晶体管Tr1、Tr2和驱动晶体管Tr5、Tr6为NMOS晶体管，负载晶体管Tr3、Tr4为PMOS晶体管。
如图19所示，在SOI层3的预定区域内形成的SRAM具有完全分离绝缘膜3b和部分分离绝缘膜3c。具体地说，在各有源区3a的一侧形成完全分离绝缘膜3b，在另一侧形成部分分离绝缘膜3c。
此外，存取晶体管Tr1、Tr2的栅极5的正下方的主体连接存在于部分分离绝缘膜3c下的主体区3d。此外，该主体的电位固定。
从图19可以看出，在存取晶体管Tr1、Tr2的有源区(源/漏)3a上设置的位线等的接触部4相对于有源区3a的中心存在于完全分离绝缘膜3b侧。
此外，共享接触部4s，相对于负载晶体管Tr3、Tr4的有源区3a的中心存在于完全分离绝缘膜3b侧。此外，共享接触4s形成节点。另外，共享接触4s跨越驱动晶体管Tr5、Tr6等的栅极5和负载晶体管Tr3、Tr4的有源区3a设置。
如上所述，构成了适用实施方式1的半导体器件(晶体管)的SRAM。但是，与实施方式1相同，在接触部4、共享接触部4s的设置工序时，能够极大地获得有源区3a上的部分分离绝缘膜3c侧的接触裕度。
据此，能够容易地进行接触部4的设置工序，此外，能够防止接触部4等和主体区3d(图5)接触。在接触部4等和主体区3d之间不会产生漏电流。
此外，在部分分离绝缘膜侧，错开形成共享接触部4s，共享接触部4s和栅极5的接触裕度较小。为了防止这种情况，形成图21、22所示形状的共享接触部4s较好。
即，如图21所示，共享接触部4s分为两个部分。具有共享接触部4s与栅极5接触的部分A和共享接触部4s与有源区3a接触的部分B。
如图21所示，与部分A相比，部分B设置在完全分离绝缘膜3b侧。
此外，在图22中，与部分B的画面的横向宽度相比，部分A的画面的横向宽度大。
<实施方式3>
本实施方式是在SRAM中适用实施方式1的半导体等装置(晶体管)的其它结构例。图23-25示出了本实施方式的结构平面图。
在图23和24所示的SRAM中，图2所示结构的晶体管和图7所示结构的晶体管混在一起。对此，在图25所示的结构中，仅适用图2所示结构的晶体管。
具体地说，在图23中，作为存取晶体管Tr1、Tr2的有源区3a和与该有源区3a连接的接触部4的结构，适用图7所示的结构。此外，作为负载晶体管Tr3、Tr4的有源区3a和与该有源区3a连接的共享接触部4s的结构，适用图2所示的结构(在图2的结构中，有源区3a为P+结构)。
此外，在图24中，作为存取晶体管Tr1、Tr2的有源区3a和与该有源区3a连接的接触部4的结构，适用图2所示的结构，此外，作为负载晶体管Tr3、Tr4的有源区3a和与该有源区3a连接的共享接触部4s的结构，适用图7所示的结构(根据图7的结构，有源区3a为P+型结构)。
此外，在图25中，作为存取晶体管Tr1、Tr2的有源区3a和与该有源区3a连接的接触部4的结构、以及负载晶体管Tr3、Tr4的有源区3a和与该有源区3a连接的共享接触部4s的结构，适用图2所示的结构。此外，负载晶体管Tr3、Tr4的有源区为P+型。
由于所述结构，本实施方式的SRAM能够获得与实施方式1相同的效果。
<实施方式4>
本实施方式是在SRAM中适用实施方式1的半导体等装置的其它结构例。图26示出了本实施方式的结构平面图。在本实施方式中，对于存取晶体管Tr1、Tr2，适用图7所示的结构。
具体地说，在存取晶体管Tr1、Tr2的有源区3a的一侧，形成完全分离绝缘膜3b，在另一侧，形成部分分离绝缘膜3c。此外，与存取晶体管Tr1、Tr2的有源区连接的接触部4相对于该有源区3a的中心设置在完全分离绝缘膜3b侧。
此外，存取晶体管Tr1、Tr2的栅极5的正下方的主体和部分分离绝缘膜3c下的主体区3d连接。此外，该主体的电位固定。
在本实施方式中，在负载晶体管Tr3、Tr4的有源区3a的两侧，形成完全分离绝缘膜3b。因此，负载晶体管Tr3、Tr4的栅极5正下方的主体为浮动结构。此外，连接到该有源区3a的共享接触部4s不有意将其设置位置从有源区3a的中心错开。
由于本实施方式按所述构成，因此根据存取晶体管Tr1、Tr2，能够获得与实施方式1相同的效果。
此外，在接触共享接触部4s的有源区3a的周边，围绕完全分离绝缘膜3b。据此，共享接触部4s从该有源区3a超出，也不会产生所述漏电流等问题。因此，不必严密控制共享接触部4s的设置精度，能够使制造容易。
<实施方式5>
本实施方式是实施方式4的SRAM的变形。图27示出了本实施方式的SRAM。
在实施方式4的SRAM中，如图26所示，在构成负载晶体管Tr3、Tr4的两个有源区(源区和漏区)3a的两侧存在完全分离绝缘膜3b。
但是，在本实施方式的SRAM中，仅在一方的有源区(漏区)3a的两侧存在完全分离绝缘膜3b。
具体地说，有源区(漏区)3a和共享接触4s连接。此外，如图27所示，仅在有源区(漏区的大部分)3a的连接部分区的两侧(一个侧面和与该侧面面对的另一侧面)存在完全分离绝缘膜3a。由此，完全分离绝缘膜3a从SOI层3的表面开始至掩埋绝缘层2形成。
此外，如图27所示，在和所述共享接触4s连接的部分以外的有源区(源区和漏区的一部分)3a的两侧，形成部分分离绝缘膜3c。
此外，负载晶体管Tr3、Tr4的栅极5的正下方的主体与在部分分离绝缘膜3c下面存在的主体区3d连接。但是，该主体的电位不固定。即，负载晶体管Tr3、Tr4的栅极5正下方的主体为浮动结构。
由于其它结构与实施方式4的SRAM结构相同，因此省略了对它们的说明。
由于所述结构，因此本实施方式的SRAM伴随着与实施方式4的SRAM相同的效果，能够获得以下效果。
即，根据图26、27所示出的，与实施方式4的SRAM相比，本实施方式的SRAM扩大了负载晶体管Tr3、Tr4的栅极5正下方的主体区。在本实施方式的SRAM中，栅极5正下方的主体与存在于部分分离绝缘膜3c下面的主体区3d连接。
因此，在本实施方式的SRAM中，能够在主体区3d上分散在存在于负载晶体管Tr3、Tr4的栅极5正下方的主体内的撞击离子化中产生的电子。
据此，能够抑制负载晶体管Tr3、Tr4的寄生双极效果，所以该负载晶体管Tr3、Tr4能够正常工作。
<实施方式6>
本实施方式的SRAM是实施方式5的变形例。本实施方式的SRAM的平面图示于图28。此外，图29示出了图28的A-A剖面的剖面图。
在实施方式5的SRAM中，负载晶体管Tr3、Tr4的栅极5正下方的主体处于浮动状态。
但是，在本实施方式的SRAM中，通过部分分离绝缘膜3c围绕的、负载晶体管Tr3、Tr4的有源区(源区)3a和部分分离绝缘膜3c下的主体区3d与提供预定固定电位的电源用接触41连接。此外，主体区3d与负载晶体管Tr3、Tr4的栅极5正下方的主体连接。
但是，负载晶体管Tr3、Tr4的栅极5正下方的主体固定在预定电位。
此外，根据图29可知，负载晶体管Tr3、Tr4是PMOS。
由于所述以外的结构与实施方式5的SRAM相同，因此这里省略了说明。
由于本实施方式的SRAM根据所述结构构成，因此本实施方式的SRAM除了实施方式5所述的效果，还具有比下述与实施方式5的SRAM更优异的效果。
即，由于电源用接触部41和主体区3d连接，因此能够从该电源用接触41向外移动在负载晶体管Tr3、Tr4的栅极5正下方的主体内的电子。这样，能够减少在栅极5正下方的主体内因撞击离子化而产生的电子数。
因此，能够抑制负载晶体管Tr3、Tr4的寄生双极效果。能够更加确保负载晶体管Tr3、Tr4的工作精度。
权利要求
1.一种半导体器件，其特征在于，包括具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底；在所述SOI层表面内形成的有源区；在与所述有源区连接的一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第一绝缘膜；在与所述一侧面对的所述有源区的另一侧，从所述SOI层表面至未到达所述掩埋绝缘膜的预定深度形成的第二绝缘膜；在平面视图中，相对于所述有源区的中心，在存在所述第一绝缘膜的一侧的所述有源区上设置的导体。
2.根据权利要求1所述的半导体器件，其特征在于，所述导体连接到所述有源区的上面部分和所述一侧。
3.根据权利要求1或2所述的半导体器件，其特征在于，从所述有源区的所述一侧到另一侧的宽度为所述导体直径的2倍或以下。
4.一种SRAM，其特征在于，包括具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底；具有在所述SOI层表面内形成的第一有源区、在所述SOI层形成的存取晶体管；在连接所述第一有源区的一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第一绝缘膜；在与所述一侧面对的所述第一有源区的另一侧，从所述SOI层表面开始至未到达所述掩埋绝缘膜的预定深度形成的第二绝缘膜；在平面视图中，相对于所述第一有源区的中心，在存在所述第一绝缘膜的一侧的所述第一有源区上设置的第一导体。
5.根据权利要求4所述的SRAM，其特征在于，还包括具有在所述SOI层表面内形成的第二有源区、在所述SOI层形成的第一负载晶体管；在所述第二有源区的一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第三绝缘膜；在与所述一侧面对的、所述第二有源区的另一侧，从所述SOI层的表面开始至未到达所述掩埋绝缘膜的预定深度形成的第四绝缘膜；在平面视图中，相对于所述第二有源区的中心，在存在所述第三绝缘膜一侧的所述第二有源区上设置的第二导体。
6.根据权利要求5所述的SRAM，其特征在于，所述第二导体连接到所述第二有源区的上面部分和所述一侧。
7.根据权利要求6所述的SRAM，其特征在于，还包括具有在所述SOI层表面内形成的第三有源区、在所述SOI层形成的第二负载晶体管；在所述第三有源区的一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第五绝缘膜；在与所述一侧面对的、所述第二有源区的另一侧，从所述SOI层的表面开始至未到达所述掩埋绝缘膜的预定深度形成的所述第四绝缘膜；在平面视图中，相对于所述第三有源区的中心，在存在所述第五绝缘膜一侧的所述第三有源区上设置的第三导体。
8.根据权利要求5所述的SRAM，其特征在于，从所述第二有源区的所述一侧到另一侧的宽度是所述第二导体直径的2倍或以下。
9.根据权利要求4所述的SRAM，其特征在于，还包括在所述SOI层表面内形成的第二、第三有源区；在所述SOI层形成的、具有所述第二、第三有源区的第一、第二负载晶体管；与所述第二有源区连接的第二导体；与所述第三有源区连接的第三导体；在与所述第二、第三导体连接的所述第二、第三有源区的部分中，在该部分的一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第三绝缘膜；在与所述一侧面对的、所述第二、第三有源区的另一侧，从所述SOI层表面开始至所述掩埋绝缘膜形成的第四绝缘膜。
10.根据权利要求9所述的SRAM，其特征在于，还包括在与所述第二有源区的所述第二导体连接的部分以外的部分的一侧和与该一侧面对的另一侧，从所述SOI层表面至未到达所述掩埋绝缘膜的预定深度形成的第五绝缘膜；在所述第五绝缘膜和所述掩埋绝缘膜之间存在的主体区，在所述负载晶体管的栅极正下方存在的主体部与所述主体区连接。
11.根据权利要求10所述的SRAM，其特征在于，还包括与所述第二有源区的所述第二导体连接的部分以外的部分及、与所述主体区连接的电源用导体，所述主体区和在与所述主体区连接的所述负载晶体管的栅极正下方的主体部固定在预定的电位。
12.根据权利要求4所述的SRAM，其特征在于，所述第一导体连接到所述第一有源区的上面部分和所述一侧面。
13.根据权利要求12所述的SRAM，其特征在于，还包括具有在所述SOI层表面内形成的第二有源区、在所述SOI层形成的第一负载晶体管；在所述第二有源区的一侧、从所述SOI层表面开始至所述掩埋绝缘膜形成的第三绝缘膜；在与所述一侧面对的所述第二有源区的另一侧，从所述SOI层表面开始至未到达所述掩埋绝缘膜的预定深度形成的第四绝缘膜；在平面视图中，相对于所述第二有源区的中心，在存在所述第三绝缘膜的一侧的所述第二有源区上设置的第二导体。
14.根据权利要求13所述的SRAM，其特征在于，所述第二导体连接到所述第二有源区的上面部分和所述一侧。
15.根据权利要求14所述的SRAM，其特征在于，从所述第二有源区的所述一侧到所述另一侧的宽度为所述第二导体直径的2倍或以下。
16.根据权利要求4所述的SRAM，其特征在于，从所述第一有源区的所述一侧到另一侧的宽度为所述第一导体直径的2倍或以下。
17.根据权利要求4所述的SRAM，其特征在于，还包括在所述SOI层表面内形成的第二和第三有源区；在所述SOI层表面内形成的、具有所述第二和第三有源层的第一和第二负载晶体管；和所述第二有源区连接的第二导体；和所述第三有源区连接的第三导体；在和所述第三导体连接的所述第三有源区的部分中，在该部分的一侧，从所述SOI层的表面开始至所述掩埋绝缘膜形成的第三绝缘膜；在与所述一侧面对的所述第三有源区的另一侧，从所述SOI层的表面开始至所述掩埋绝缘膜形成的第四绝缘膜；在与所述第二有源区的所述第二导体连接的部分以外的，在一侧和与该一侧面对的另一侧，从所述SOI层表面开始至未到达所述掩埋绝缘膜的预定深度形成的第五绝缘膜；在所述第五绝缘膜和所述掩埋绝缘膜之间存在的主体区。
18.根据权利要求17所述的SRAM，其特征在于，在平面视图中，所述第五绝缘膜在所述第一、第二负载晶体管的栅极两侧形成。
19.一种半导体器件的制造方法，其特征在于，包括(a)准备具有顺序层叠半导体支撑衬底和掩埋绝缘膜以及SOI层的结构的SOI衬底的工序；(b)在所述SOI层的表面内形成有源区的工序；(c)在所述有源区的一侧，从所述SOI层的表面开始至所述掩埋绝缘膜形成第一绝缘膜的工序；(d)在与所述有源区的一侧面对的所述有源区的另一侧，从所述SOI层的表面开始至未到达所述掩埋绝缘膜的预定深度形成第二绝缘膜的工序；(e)在平面图中，以相对于所述有源区的中心存在所述第一绝缘膜的一侧的所述有源区上为目标，设置导体的工序。
全文摘要
提供一种能够容易地在窄的有源区上设置接触部的工序的半导体器件和半导体器件等。本发明的半导体器件包括SOI衬底10、有源区3a、第一绝缘膜(完全分离绝缘膜)3b、第二绝缘膜(部分分离绝缘膜)3c和接触部4。这里，有源区3a形成在SOI层3的表面内。此外，第一绝缘膜3b在有源区3a的一侧形成，并且从SOI层3的表面形成至掩埋绝缘膜2。此外，第二绝缘膜3c在有源区3a的另一侧形成，并且从SOI层3的表面开始形成至未到达掩埋绝缘膜2的预定深度。此外，根据平面视图，接触部4相对于有源区3a的中心在第一绝缘膜3b存在的一侧设置。
文档编号H01L21/336GK1770477SQ20051012912
公开日2006年5月10日 申请日期2005年10月21日 优先权日2004年10月22日
发明者平野有一, 一法师隆志 申请人:株式会社瑞萨科技