专利名称：图象传感器以及形成有源像素传感器单元结构的方法
技术领域：
本发明总地涉及半导体像素成像器阵列(pixel imager array)的制造，更具体地，涉及一种包含新型转移栅极(transfer gate)的新型有源像素传感器(APS)单元结构及其工艺。
背景技术：
对需要图象拾取的应用如数码相机、便携式电话、PDA(个人数字助理)、个人计算机等等来说，CMOS图象传感器开始取代传统的CCD传感器。有利地，通过采用用于如光电二极管之类的半导体器件的现有CMOS制造工艺以低成本来制造CMOS图象传感器。此外，通过单电源可以操作CMOS图象传感器，使得用于CMOS图象传感器的功耗能限制为比CCD传感器的功耗低，而且，CMOS逻辑电路和类似的逻辑处理器件容易被集成在传感器芯片中，并因此能使CMOS图象传感器小型化。
目前的CMOS图象传感器包括CMOS有源像素传感器(APS)单元的阵列，其用于收集光能并使其转换成可读电信号。每个APS单元包括光敏元件，例如光电二极管、光电栅或光电导体，叠覆衬底的掺杂区，用于在其下面部分积累光生电荷。读出电路连接每个像素单元并常常包括扩散区，该扩散区在读出时用于接收来自光敏元件的电荷。通常地，这通过具有电连接到浮置扩散区的栅极的晶体管器件来实现。成像器还可以包括具有用于把电荷从光敏元件转移到浮置扩散区的转移栅极的晶体管和用于在电荷转移之前把浮置扩散区复位到预定电荷电平的晶体管。
如图1中所示，常见的CMOS APS单元10包括具有掺杂p型的钉扎层(pinning layer)18和下面的轻掺杂n型区17的被钉扎(pinned)光电二极管20。通常地，被钉扎二极管20形成在比二极管钉扎层18具有更低的p型浓度的p型衬底15或p型外延层或p阱表面层的顶部上。光电二极管20的n区17和p区18通常间隔在隔离区(未示出)和由薄间隔壁结构23a、23b包围的电荷转移晶体管栅极25之间。光电二极管20因而具有两个具有相同电势的p型区18和15，从而n型区17在钉扎电压(Vp)处充分耗尽。当光电二极管充分耗尽时，因为光电二极管的电势被钉扎为恒定值Vp，所以钉扎光电二极管称为“被钉扎的”。在操作中，来自像素的光通过二极管向下聚焦到光电二极管上，这里电子聚集在n型区17处。当转移栅极25工作即导通时，光生电荷通过转移器件表面沟道16从电荷积累掺杂n型区17转移到掺杂n+型的浮置扩散区30。
在用于在图1中所示的现有技术的APS单元10中的光电二极管之上制造钉扎层18的传统工艺中，情况是这样的一些数量的p型掺杂29叠覆到转移栅极25或低水平p型掺杂的27上，转移栅极25一般由本征多晶硅构成。这是掩模覆盖容差(mask overlay tolerance)或制造期间掩模边缘偏移的结果。接着，在形成n+型掺杂浮置扩散区30期间，处理栅极以包括低水平n型掺杂区28。该p掺杂的存在具有减少栅极功效和动态范围的影响，尤其通过引起转移栅极电压阈值(Vt)的变化。这将使转移栅极不会完全导通。并且，由于光刻对准问题，p“叠覆”到栅极上的位置改变，导致性能可变性。
从而，非常希望提供一种避免了这些局限性的图象传感器APS单元及其制造方法。
发明内容
本发明致力于一种新型图象传感器APS单元结构及其制造方法。具体地，形成具有预掺杂转移栅极的图象传感器APS单元，其避免了由后续制造步骤引起的Vt的变化。根据本发明的实施例，图象传感器APS单元结构包括掺杂的p型钉扎层和n型掺杂栅极。另外，提供一种形成具有预掺杂转移栅极和预掺杂钉扎层的图象传感器APS单元的方法。预掺杂转移栅极防止部分栅极变成p型掺杂。
根据本发明的第一方面，提供一种用于图象传感器的有源像素传感器(APS)单元结构及其制造方法，包括如下步骤在半导体衬底上形成电介质材料层；在电介质材料层的顶部上形成多晶硅材料的栅极层；用n型掺杂剂材料掺杂多晶硅材料的栅极层；对n型掺杂栅极层进行蚀刻工艺以形成预掺杂的转移栅极；在预掺杂的转移栅极的第一侧处的衬底表面处形成p型掺杂材料钉扎层；在p型掺杂材料钉扎层下面形成n型掺杂聚集阱区域(collection well area)；以及，在预掺杂转移栅极的相反侧处的衬底表面处形成n型掺杂扩散层。
根据本发明的一个方面，在电介质材料层的顶部上形成多晶硅材料的栅极层之前，该多晶硅材料的栅极层原位掺杂有n型掺杂剂材料。
考虑结合附图的下列详细说明，本发明的目的、特征和优点对于本领域技术人员来说将变得显而易见，其中图1描绘了根据现有技术的CMOS图象传感器像素阵列10；图2a-2f通过截面图描绘了用于形成本发明的APS单元100的工艺步骤并最终形成了图2f中所示的结构；图3通过截面图示例了根据原位掺杂淀积工艺或淀积而在栅极电介质层上淀积的原位n型掺杂多晶硅材料的形成；图4描绘了光电二极管元件200上的电压在示例转移栅极预掺杂和电压施加条件下与时间之间的关系；以及图5描绘大的恒定光照下经过示例转移栅极的电流与时间的关系的曲线图。
具体实施例方式
如图2a中所示，提供衬底15，其可以是块半导体(bulk semiconductor)包括例如Si、SiGe、SiC、SiGeC、GaAs、InP、InAs和其它半导体，或是层叠的半导体例如绝缘体上硅(SOI)、绝缘体上SiC(SiCOI)或绝缘体上锗化硅(SGOI)。为便于说明，衬底15是第一导电类型的含硅半导体衬底，例如轻掺杂以p型掺杂剂材料诸如硼或铟(用于III-V半导体的铍或镁)至范围在如1×1014到1×1016cm-3之间的标准浓度。接着，在衬底15上面通过标准淀积技术形成将要形成最终转移栅极电介质的电介质材料层35。电介质材料层可以形成至40到100之间范围内的厚度且可包括适合的栅极电介质材料，包括但不限于氧化物(例如，SiO2)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化Si)、N2O、NO、ZrO2或其它类似材料。利用常规热氧化或通过适当的淀积工艺例如化学气相淀积、等离子体辅助化学气相淀积、蒸发、溅射或其它类似的淀积工艺，在含硅半导体衬底15的表面上形成电介质层35。尽管没有示出，但应明白电介质层可以包括电介质材料的堆叠(stack)。
接着，利用包括但不限于CVD、等离子体辅助CVD、溅射、电镀、蒸发或其它类似的淀积工艺(例如，低压CVD)的常规淀积工艺，在电介质层上面形成多晶硅的层即本征多晶硅50以提供图2a中所示的结构。多晶硅层可以形成到大约1k至2k之间范围内的厚度但也可以在该范围以外。在栅极电介质层上淀积本征多晶硅层50之后，进行后续的离子注入工艺以使第二导电类型的掺杂剂材料注入进多晶硅层，例如n型掺杂剂材料60诸如磷、砷或锑。以1×1018cm-3至1×1019cm-3之间范围内的剂量浓度毯式(blanket)注入n型掺杂剂材料。
应注意到，在一可替换方法中，如图3中所示，根据原位掺杂淀积工艺或淀积(例如，CVD、等离子辅助CVD等)，在栅极电介质层35的顶部上可淀积原位n型掺杂的多晶硅材料150。例如，当栅极电介质不能经受后续的高温退火时可以利用原位掺杂淀积工艺，而当栅极电介质是可以经受这种高温退火的材料时可以利用离子注入和退火。可以低程度n型掺杂原位掺杂的多晶硅层150至从大约1×1018cm-3到1×1019cm-3之间范围内的浓度。这样，或者随后掺杂已淀积的本征多晶硅(图2a)，或者形成原位掺杂多晶硅层(图3)之后，然后通过图2b中所描绘的工艺形成转移栅极，从而利用光刻工艺限定栅极区，例如确定有效沟道长度的要形成的转移栅极的长度。由于如何能限定栅极的横向大小和形状存在许多不同方法，所以没有示例该步骤。基本上，在抗蚀剂掩模(未示出)中设置蚀刻窗口，其大小和形状与要形成的栅极区的横向大小和形状基本相同。然后，进行至少一个蚀刻工艺，例如被优化从而确保掺杂多晶硅层50和电介质层35或电介质层堆叠的适当蚀刻的反应离子蚀刻(RIE)工艺。图2b中示出了具有n型掺杂多晶硅层70的转移栅极125的所得结构。
在没有示出的进一步步骤中，通过本领域所公知的常规淀积工艺在转移栅极的两侧形成栅极侧壁间隔壁23a、b，并且其可以包括任何常规的氧化物或氮化物(例如，Si3N4)或氧化物/氮化物，并随后通过RIE或其它类似蚀刻工艺蚀刻它们。间隔壁23a、b的厚度可以改变，但它们一般具有从大约30nm至大约150nm的厚度。在形成间隔壁之后，进行图2c中所示的下一步骤以提供光电二极管钉扎区。该步骤包括按照本领域公知的技术形成光致抗蚀剂层101及图案化和产生离子注入掩模，以形成给定对准容差下与栅极边缘基本一致或尽可能接近的掩模边缘，从而提供开口给栅极70的边缘和所形成的隔离区例如STI区(未示出)之间的区域，这里将要形成光电二极管的电荷累积区。该开口允许p型掺杂剂材料例如硼的离子80的以足以形成图2d中所示的p型掺杂剂区180的浓度的注入，该区180直到间隔壁23a的边缘。以在1×1017至1×1019cm-3之间范围内的剂量浓度离子注入有源p型掺杂剂材料。
如在图2d中进一步所示，进一步的步骤是要离子注入光电二极管的n型掺杂区。从而，利用同一离子注入掩模101，进行离子注入工艺以注入第二导电类型的掺杂剂材料，例如n型掺杂剂材料90诸如磷、砷或锑以在离子注入的p型钉扎层180下面形成电荷聚集(collection)层。以较高的能量水平注入n型掺杂剂材料以形成光电二极管200的n型掺杂区170，如图2e中所示。以在1×1016至1×1018cm-3之间范围内的剂量浓度离子注入有源n型掺杂剂材料。如图2e中所示，通过多次注入可以形成用于聚集光生电子的光敏电荷存储区170以修整n型区170的轮廓。应明白，可以进行与栅极表面相对成角度的注入来形成p型钉扎层180和n型区170。应明白，供选择地，通过其它公知技术可以形成p型钉扎光电二极管表面层180。例如，可以通过气体源等离子体掺杂工艺、或通过从原位掺杂层或要形成光电二极管的区域上方所淀积的掺杂氧化物层中扩散p型掺杂剂来形成p型表面层180。
除形成光电二极管200以外，进行在转移栅极的另一侧处形成n型浮置扩散区的附加步骤，如图2e中所示。该步骤包括根据本领域公知的技术形成光致抗蚀剂层102以及构图和蚀刻离子注入掩模来形成给定对准容差下与栅极边缘近似一致或尽可能接近的掩模边缘，从而提供开口，其允许以足以形成n+型掺杂浮置扩散区130的浓度注入n型掺杂剂材料95诸如磷、砷或锑，如图2f中所示，该区130直到图2f中所描绘的最终结构中所示的间隔壁23b的边缘。以在1×1018至1×1020cm-3之间范围内的剂量浓度在浮置扩散区离子注入有源n+型掺杂剂材料。由于该离子注入步骤，也在掺杂的栅极多晶硅层70处额外注入了n型掺杂剂材料。从而，作为图2a中所示的预掺杂n型工艺步骤的结果，最终的APS单元结构100(图2f)包括具有充分掺杂的n型区70a和n+型区70b的转移栅极，与现有技术相比其避免了Vt栅极变化。
由于消除了栅极中p型钉扎层掺杂的影响，仅仅通过增加n+掺杂到常规(非APS)栅极的栅极中，模拟结果显示出预料之外的功效改善。
在有预掺杂栅极的其它应用中，一向可需要更高的浓度以看到优势。本发明通过消除在栅极上注入的钉扎层的影响以较低的浓度获益。高浓度栅极注入会负面影响蚀刻特性、硅化物生长和间隔壁氧化物宽度。
图4描绘了下面条件下光电二极管元件200上的电压与时间之间的关系光电二极管以在转移栅极的源极侧上的0.0伏(充分充电)起始。转移栅极的漏极和栅极在时间t＝0处施加大约3.3V。现在图4中监控光电二极管电压与时间的关系。每条不同的曲线反映不同的预掺杂掺杂剂浓度和不含有转移栅极预掺杂的记录工序(process of record)(在图4和5中指示为“POR”)。由于更高的光电压允许更高的动态范围和更好的单元充电容量，如果转移器件泄漏是相同的，那么随时间变化的更高光电二极管电压是理想的。图4特别描绘出与记录工序(没有转移栅极预掺杂)相比，在1×1018cm-3的预掺杂浓度处50mV的光电二极管电压的改进、在5×1018cm-3的预掺杂浓度处100mV的改进、以及在5×1019cm-3的预掺杂浓度处120mV的额外改进。通过5×1018cm-3的预掺杂浓度观察到这种改进的大部分。
图5描绘大的恒定光照下经过根据本发明所形成的示例转移栅极的电流与时间的关系曲线。该电流保持非常低直到光电二极管超出它的电子容量。由于预掺杂的多晶转移栅极和POR在这些区域相互交迭，所以它们具有相同的转移栅极泄漏。图4和5的结合证明了作为预掺杂转移栅极器件的结果的在没有降低泄漏特性的情况下的改善的光电压。
模拟结果显示出，甚至对于1×1018这样低的栅极预掺杂，在动态范围与泄漏关系中也存在一些改进。在5×1018处，得到大部分的益处。为了在同一芯片上集成标准的CMOS数字电路，要求pFET晶体管栅极掺杂为p型。由于pFET源/漏注入将栅极掺杂到大约5×1019cm-3至1×1021cm-3的范围，所以保持毯式预掺杂浓度低于这种掺杂剂范围是很重要的(例如，小于10％)。结果，5×1018cm-3的毯式注入提供了改进的光电二极管动态范围和降低的由于对准问题导致的可变性的优点，同时通过利用源极/漏极注入仍允许pFET被足够p+掺杂。
尽管描述了本发明优选实施例，然而，应明白在不脱离本发明精神的情况下能很容易地做出形式和细节上的各种修改和变化。因此，本发明不局限于所描绘的和示例的具体形式，而将被构造于覆盖可以落入权利要求范围内的全部修改。
权利要求
1.一种图象传感器，包括衬底，其包括第一导电类型的聚集阱、形成在所述聚集阱上的第二导电类型的钉扎层以及第二导电类型的扩散区；栅极电介质，其形成在所述衬底上；以及栅极导体，其形成在所述栅极电介质上，所述栅极导体包括具有第一浓度的第二导电类型掺杂剂材料的第一区、具有不同于所述第一浓度的第二浓度的所述第二导电类型掺杂剂材料的第二区。
2.如权利要求1的图象传感器，其中第二导电类型掺杂剂材料的所述第二浓度比所述第一浓度大。
3.如权利要求1的图象传感器，其中第二导电类型掺杂剂材料的所述第一和第二浓度大于1×1018cm-3。
4.如权利要求1的图象传感器，其中所述栅极导体形成为具有与所述聚集阱相邻的第一侧和与所述扩散区相邻的第二侧。
5.如权利要求4的图象传感器，其中所述第一区形成在所述栅极导体的第一侧上。
6.如权利要求4的图象传感器，其中所述第二区形成在所述栅极导体的第二侧上。
7.一种形成有源像素传感器(APS)单元结构的方法，包括如下步骤(a)在半导体衬底之上形成电介质材料的层；(b)在所述电介质材料层的顶部上形成多晶硅材料的栅极层；(c)用n型掺杂剂材料掺杂所述多晶硅材料的栅极层；(d)对所述n型掺杂栅极层进行蚀刻工艺从而形成预掺杂的转移栅极；(e)在所述预掺杂的转移栅极的第一侧处的所述衬底表面处形成p型掺杂材料钉扎层；(f)在所述p型掺杂材料钉扎层下面形成n型掺杂材料聚集阱区域；以及，(g)在所述预掺杂转移栅极的相反侧处的所述衬底表面处形成n型掺杂扩散层。
8.如权利要求7的方法，其中用n型掺杂剂材料掺杂多晶硅材料的所述栅极层的所述步骤c)包括通过离子注入毯式掺杂所述n型掺杂剂材料。
9.如权利要求8的方法，其中离子注入所述n型掺杂剂材料至大约1×1018cm-3到大约1×1019cm-3之间范围的浓度。
10.如权利要求7的方法，其中在所述步骤e)之前，沿所述预掺杂转移栅极的侧壁形成侧壁间隔壁结构。
11.如权利要求10的方法，其中形成p型掺杂材料钉扎层的所述步骤e)包括施加定义离子注入开口的光致抗蚀剂掩模结构，该离子注入开口具有与所述预掺杂转移栅极的第一边缘对准的边缘；以及，在所述开口中离子注入所述p型掺杂剂。
12.如权利要求11的方法，其中在所述p型掺杂材料钉扎层下面形成n型掺杂材料聚集阱区域的所述步骤f)包括施加定义所述离子注入开口的所述光致抗蚀剂掩模结构；以及，以比用于在所述开口中离子注入所述p型掺杂剂的能量水平大的能量水平在所述开口中离子注入所述n型掺杂剂。
13.如权利要求10的方法，其中在所述衬底表面处形成n型掺杂扩散层的所述步骤g)包括施加定义离子注入开口的光致抗蚀剂掩模结构，该离子注入开口具有与所述预掺杂转移栅极的第二边缘对准的边缘；以及，在所述开口中离子注入所述n型掺杂剂。
14.一种形成有源像素传感器(APS)单元结构的方法，包括如下步骤(a)在半导体衬底之上形成电介质材料的层；(b)在所述电介质材料层的顶部上形成原位掺杂有n型掺杂剂材料的多晶硅材料的栅极层；(c)对所述n型掺杂栅极层进行蚀刻工艺从而形成预掺杂的转移栅极；(d)在所述预掺杂的转移栅极的第一侧处的所述衬底表面处形成p型掺杂材料钉扎层；(e)在所述p型掺杂材料钉扎层下面形成n型掺杂材料聚集阱区域；以及，(f)在所述预掺杂转移栅极的相反侧处的所述衬底表面处形成n型掺杂扩散层。
15.如权利要求14的方法，其中所述n型掺杂剂材料被原位掺杂至大约1×1018cm-3到大约1×1019cm-3之间范围的浓度。
全文摘要
本发明提供一种新型有源像素传感器(APS)单元结构及其制造方法。具体地，形成具有预掺杂转移栅极的图象传感器APS单元，其避免了由后续制造步骤引起的Vt的变化。根据本发明的优选实施例，图象传感器APS单元结构包括掺杂的p型钉扎层和n型掺杂栅极。另外提供一种形成具有预掺杂转移栅极和掺杂钉扎层的图象传感器APS单元的方法。预掺杂转移栅极防止部分栅极变成p型掺杂。
文档编号H01L21/70GK1812138SQ20051013101
公开日2006年8月2日 申请日期2005年12月2日 优先权日2004年12月3日
发明者阿兰·洛伊休, 杰弗里·B·约翰逊, 约翰·埃利斯-莫纳汉 申请人:国际商业机器公司