专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别涉及高密度地安装芯片的半导体装置。
背景技术：
以往，根据穆尔法则，半导体装置享受了高集成化带来的低成本化、高速化、低耗电化、以及高可靠性化的好处。但是，当设计规则进一步微细到比180纳米还微细时，如被称为SOC(system on chip，片上系统)那样，可集成在芯片上的系统的规模变得非常大。
而且，为了进一步进行高集成化，需要同时集成DRAM或闪存等大规模存储电路、RF等快速模拟电路。
但是，为了将这些集成在一个芯片上，晶片制造工艺将变得非常复杂，对装配的逻辑/存储/模拟等各功能实现制造工艺的最佳化变得困难。产生泄漏电阻增加、基底噪声等问题。
并且，虽然存储单元、逻辑单元等得到了微细化的好处，但是接口电路/模拟电路/高耐压电路等的微细化困难，所以在芯片内产生了占有面积的不均衡。进而，包含掩模费用在内的开发费用以及开发周期显著增加。从在最终产品的市场上的产品寿命的短命化来考虑，这些将成为致命的弱点。
如果这样来考虑，特别是在设计规则为90纳米以下的晶片制造工艺中，进行SOC化的系统限于追求非常高的性能并且可批量生产的系统。为了回避这样的问题，通过在一个封装内收纳多个半导体集成电路芯片或不同种类的芯片，从而回避上述问题的SIP(system in package，系统级封装)的方法正在广泛使用。通过该方法，也能够进行与其他公司的芯片的混合安装，或与光/机械等不同种类芯片的混合安装等的多功能化。
这样的现有的SIP技术例如在专利文献1或专利文献2中被公示。该现有的SIP例如将两个不同的半导体集成电路芯片重叠而层叠配置在导线架(lead frame)上。即，SIP将半导体芯片安装在导线架上，将半导体芯片安装在芯片上。而且，该SIP从芯片的接合焊盘引线接合到导线架。并且，SIP从芯片的接合焊盘引线接合到导线架。由此能够进行高密度的半导体集成电路芯片的安装。
进而，作为其他的现有技术的例子，存在如下的方法如CSP(chipsize package，芯片尺寸封装)或倒装片那样，在半导体集成电路芯片上实施了追加布线之后，生成焊锡、金或铜的凸块而与衬底压焊，从而能够实现高密度的半导体集成电路芯片的安装。
日本特开2004-134715号公报[专利文献2]日本特开2003-007960号公报但是，现有技术在仅使用引线接合时，在不与外部连接的内部总线上也使用引线。其结果，在内部总线上附加了大的寄生电感以及电容，从而非常难以应用于快速用途。并且，如CSP或倒装片那样，在半导体集成电路芯片上实施了追加布线之后形成凸块时，由于对各芯片产生追加工序，所以成本上升。
发明内容
从而，本发明是为了解决上述现有的问题而提出的，其目的在于提供比SIP那样的各种各样的现有方法更快速、高密度且低成本地实现多个芯片的安装的半导体装置。
为了达到上述的目的，本发明的半导体装置具有布线芯片，该布线芯片具有并列排列的多条布线和一对第1连接焊盘群，该一对第1连接焊盘群由分别与所述布线的一端侧以及另一端侧连接的多个焊盘构成；第1半导体芯片，其具有由沿一边排列的多个焊盘构成的第2连接焊盘群；以及第2半导体芯片，其具有由沿一边排列的多个焊盘构成的第3连接焊盘群，所述第1半导体芯片和所述第2半导体芯片安装在所述布线芯片上，使得所述第1半导体芯片的设置所述第2连接焊盘群的一边和所述第2半导体芯片的设置所述第3连接焊盘群的一边对置，一方所述第1连接焊盘群和所述第2连接焊盘群连接，并且另一方所述第1连接焊盘群和所述第3连接焊盘群连接。
在本发明的半导体装置中，第1以及第2半导体芯片安装在了布线芯片上时，彼此的连接焊盘群的配置位置变成最短距离。对应于此，设置在布线芯片上的布线也变短。由此，能够在布线芯片上高密度地安装第1以及第2半导体芯片，而且其布线距离也变短，所以也实现了高速化。
而且，与安装的半导体芯片相比，布线芯片能够使用非常稳定的制造工艺。并且，在布线芯片上只需设置用于安装半导体芯片的连接焊盘和布线层即可构成布线芯片，所以能够实现高成品率。其结果，能够抑制布线芯片的成本的增加。
并且，如果布线芯片的成本下降，则也能够在布线芯片上生成电阻、电容、以及电感器等无源器件。
在本发明中，优选所述第1半导体芯片以及所述第2半导体芯片中的至少一方通过凸块以倒装片方式安装在布线芯片上。通过凸块将各连接凸块接合(连接)，将各半导体芯片以倒装片方式安装在布线芯片上，从而与使用接合引线来进行连接时相比，例如电感变为十分之一左右，能够实现内部的信号之间的高速接口。
虽然使凸块预先形成在任意一方或两方连接焊盘群的各个焊盘上，但特别优选预先形成在布线芯片的第1连接焊盘群的各个焊盘上。由此，能够一起形成多个芯片的凸块，所以凸块形成的成本降低，不用在安装的半导体芯片上追加进行布线和凸块的形成，能够直接使用现有的半导体芯片。
凸块优选由包括Au在内的金属构成。由此，实现各连接焊盘的良好的连接。
在本发明中，第1连接焊盘群可以由2000个～5000个连接焊盘构成。并且，在本发明中，能够将第1～3连接焊盘群的排列间距设为20μm～60μm。这些焊盘数以及排列间距可以根据所安装的半导体芯片的种类适当设定。
在本发明中，优选构成布线芯片、第1半导体芯片、以及第2半导体芯片的半导体衬底为相同材料，特别优选为硅衬底。通过使构成各芯片的衬底为相同材料，特别为硅衬底，从而对于热或伸缩等的物理强度也变高，且能够确保高可靠性。
在本发明中，第1半导体芯片是具有每规定比特地并行地进行信号的输入输出的存储单元的存储装置芯片，第2半导体芯片可以是每规定比特地并行地与所述存储装置芯片进行信号的输入输出的专用逻辑电路芯片。由此，能够实现存储装置芯片和专用逻辑电路芯片的高密度安装，并且能够实现信号的输入输出的高速化。
在本发明中，优选布线芯片具有多条对所述第1半导体芯片以及第2半导体芯片提供规定的电源电压的电源线。由此，防止了电位下降，实现了电源强化。
在本发明中，优选在布线芯片的布线之间具有防止串扰(cross talk)的导电线。由此，即使稠密地设置布线，也能防止串扰，并且在半导体芯片之间实现了良好的信号的输入输出。
在本发明中，可以进一步具有测试用焊盘。由此，即使高密度地排列第1～3连接焊盘，也能够进行各芯片的检查。并且，如果在所述存储装置芯片上具有测试用焊盘，则在存储装置芯片的晶片测试时使用该测试用焊盘，在晶片测试时，能够向测试用焊盘输入输出测试信号来测定存储装置芯片。
在本发明中，可以在所述第1半导体芯片的没有设置所述第2连接焊盘群的区域中设有由多个焊盘构成的第1电源用焊盘群，所述第2连接焊盘群以及所述第1电源用焊盘群的位于离所述第1半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘，可以在所述第2半导体芯片的没有设置所述第3连接焊盘群的区域中设有由多个焊盘构成的第2电源用焊盘群，所述第3连接焊盘群以及所述第2电源用焊盘群的位于离所述第2半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘。相邻的焊盘(或凸块)之间容易短路，通过将位于离半导体芯片的最外周最近的位置上的所有的焊盘作为虚设焊盘，从而能够可靠地防止芯片间的连接不良。
在本发明中，能够通过所述布线来连接所述第1半导体芯片的第2连接焊盘群的各焊盘和所述第2半导体芯片的第3连接焊盘群的各焊盘，以使排列在所述布线芯片上的所述多条布线的布线长度全部相同。由此，所有的对第1半导体芯片的连接焊盘和第2半导体芯片的连接焊盘进行连接的布线电阻变得相同。
根据本发明的半导体装置，能够提供快速、高密度且低成本地实现多个芯片的安装的半导体装置。
图1A是表示本发明的第1实施方式所涉及的半导体装置的结构的例子的俯视图。
图1B是图1A的A-A线剖面图的一部分。
图2是表示本发明所涉及的第1实施方式的半导体装置的布线结构的俯视图。
图3是表示本发明所涉及的第1实施方式的半导体装置的存储装置芯片的结构的俯视图。
图4是表示本发明所涉及的第1实施方式的半导体装置的存储装置芯片和ASIC的总线连接例子的图。
图5是表示本发明所涉及的第2实施方式的半导体装置的布线结构的俯视图。
图6是图5的B-B线剖面图。
图7A是表示本发明的第2实施方式的半导体装置的布线芯片的结构的俯视图。
图7B是图7A的C-C线剖面图。
图8A是表示本发明的第2实施方式的半导体装置的布线芯片的其他的结构的俯视图。
图8B是图8A的D-D线剖面图。
图9A是表示本发明的第2实施方式的半导体装置的布线芯片的其他的结构的俯视图。
图9B是图9A的E-E线剖面图。
图10是表示本发明所涉及的第3实施方式的半导体装置的存储装置芯片以及ASIC的结构的俯视图。
标号说明100半导体装置；102布线芯片；103存储装置芯片；104ASIC(专用逻辑电路芯片)；106、108、110、116连接焊盘；112测试用焊盘；114凸块；118、120、122金属布线；124电源供给布线；144强化用电源线；146强化用GND线。
具体实施例方式
接下来，说明本发明可适用的实施方式。以下的说明是本发明的实施方式的说明，但本发明不限定于以下的实施方式。为了说明的明确化，对以下的记载以及附图进行了适当的省略和简化。并且，作为本领域技术人员，可以在本发明的范围内对以下的实施方式的各要素容易地进行变更、追加、以及变换。另外，各图中赋予相同的符号的单元表示相同的构成要素，适当地省略了说明。
(第1实施方式)如图1A以及图1B所示，本实施方式所涉及的半导体装置100在布线芯片102的同一主表面上以倒装片方式安装有存储装置芯片103和特定用途芯片(Application Specific Chip，专用逻辑电路芯片，以下称为ASIC)104。并且，以下将沿存储装置芯片103和ASIC 104的对置的一边的方向作为Y方向，将与该Y方向垂直的方向作为X方向进行说明。
布线芯片102形成为在硅衬底的一个主表面上并列地配置有多个金属布线(例如铝线或铜线等)(参照图2)。而且，在各个金属布线的一端侧和另一端侧分别连接有存储装置芯片103安装用的连接焊盘106和ASIC 104安装用的连接焊盘108，并形成群。这些连接焊盘106、108沿存储装置芯片103的安装区域和ASIC 104的安装区域的对置的一边配置。
如图2所示，布线芯片102的连接焊盘106、108分别在Y方向上等间距地配置，以在X方向上具有多列(例如四列)连接焊盘106、108的方式形成为群，该相邻的列之间的焊盘在Y方向上偏移1/2间距而曲折状地排列。并且，当关注焊盘的Y方向的一列时，连接焊盘106、108中的一个焊盘排列在正三角形的顶点。而且，该正三角形的剩下的两个顶点由排列在Y方向的被关注的一列的相邻列上的焊盘构成。从而，布线芯片102的Y方向的排列间距相当于正三角形的垂线的长度。
详细地说，例如，如图2所示，布线芯片102的连接焊盘106、108分别在布线芯片102的x方向上以大致aμm的排列间距排列有多列(在本实施方式中，例如为四列)。在本实施方式中，例如将该排列间距设为20μm。
另一方面，当将布线芯片102的X方向的排列间距设为aμm时，布线芯片102的Y方向的排列间距b1成为b1=((a*3)/2)μm.]]>从而，例如a=20μm时，布线芯片102的Y方向的排列间距b1是b1=((20*3)]]>/2)=17.3μm.]]>根据所安装的芯片适当设定这些布线芯片102的连接焊盘106、108的布线间距。例如，在本实施方式中，作为存储装置芯片103需要256M比特的多媒体存储器(两个)，和ASIC 104的带宽最低为256比特×2＝512比特，为了安装103和104，连接焊盘106、108的X方向上的排列间距需要20μm。不限定于此，可以在例如20μm～60μm的范围中适当设定。
并且，也根据所安装的芯片适当设定布线芯片102的连接焊盘106、108的数量。例如，在本实施方式中，为了安装作为存储装置芯片103的两个256M比特的多媒体存储器和ASIC 104，设置了大约2000个焊盘。不限定于此，根据所安装的半导体芯片可以在例如2000个～5000个的范围中适当设定。
存储装置芯片103通过半导体工艺而形成在硅衬底上，如图3所示，在本实施方式中，例如安装有其存储容量为256M比特的两个多媒体存储器103-1、103-2。并且，作为存储装置芯片103的存储容量不限定于此，也可以是256M比特(两个为512M比特)以上。
并且，作为存储装置芯片不限定于此，也可以使用广泛使用的动态随机访问存储器(DRAM)。同样，作为存储装置芯片103，也可以使用广泛使用的静态随机访问存储器(SRAM)、非易失性存储装置等。
如图2所示，存储装置芯片103配置成其连接焊盘110和布线芯片102的焊盘开口部(连接焊盘106)相向。即，连接焊盘110沿在布线芯片102上安装存储装置芯片103时与ASIC 104对置的芯片的一边而配置(参照图3)。
存储装置芯片103的连接焊盘110与布线芯片102的连接焊盘106、108相同，曲折状地排列而形成群。
在存储装置芯片103上，独立于连接焊盘110而设置了测试用焊盘112(参照图3)，构成为即使紧密地配置了连接焊盘110，也能够实施存储装置芯片103的检查。特别是在制造存储装置芯片103时，由测试用的焊盘112输入输出测试信号来测定存储装置芯片103。但是，在进行该存储装置芯片103的晶片检查时，如果连接焊盘110的尺寸(排列间距)例如小至20μm，则要使检查用探测器探针接触连接焊盘110变得困难。于是，在存储装置芯片103上设置了测试用焊盘1112，以便在进行存储装置芯片103的晶片检查时，能够使检查用探测器探针接触到连接焊盘110。并且，测试用焊盘112除了设置在存储装置芯片103上之外，也可以设置在布线芯片102或ASIC 104上。
存储装置芯片103配置成布线芯片102和其焊盘开口部彼此相向，连接焊盘通过凸块(bump)114彼此物理地连接，并且电连接，以倒装片方式安装在布线芯片102上。
ASIC 104通过半导体工艺而形成在硅衬底上，例如采用广泛使用的包括CPU的逻辑电路。在本实施方式中，作为存储装置芯片103，安装了两个其存储容量为256M比特的多媒体存储器103-1、103-2，所以ASIC 104的带宽为512比特。当然，根据存储装置芯片103的存储容量也可以是512比特以上。
并且，作为ASIC 104，不限定于此，例如也可以使用广泛使用的包括将模拟信号转换为数字信号的A/D转换器的模拟电路。同样，作为ASIC104，例如，也可以使用包括驱动ASIC 104的输入输出信号的输入输出电路或驱动半导体装置100的输入输出信号的输入输出电路的输入输出电路。
ASIC 104配置成其连接焊盘116和布线芯片102的焊盘开口部(连接焊盘108)相向。即，如图2所示，连接焊盘116沿在将ASIC 104安装在布线芯片102上时与存储装置芯片103对置的芯片的一边配置。
与布线芯片102的连接焊盘108相同，ASIC 104的连接焊盘116曲折状地排列，而形成群。
ASIC 104配置成布线芯片102和其焊盘开口部彼此相向，连接焊盘通过凸块114彼此物理地连接，并且电连接，以倒装片方式安装在布线芯片102上。
即，在本实施方式所涉及的半导体装置100中，存储装置芯片103和ASIC 104安装在布线芯片102上，以使设置有存储装置芯片103的连接焊盘110的一边和设置有ASIC 104的连接焊盘116的一边对置。而且，存储装置芯片103和ASIC 104通过各连接焊盘以及布线芯片102的金属布线电连接且物理地连接。另外，ASIC 104与作为存储装置芯片103的两个256M比特的多媒体存储器103-1、103-2电连接，所以每512比特地并行地进行信号的输入输出。
此处，如图4所示，存储装置芯片103和ASIC 104例如分别通过总线驱动器132以及总线检测器134被总线连接，并行地进行信号的交换。在存储装置芯片103以及ASIC 104上分别设置了与各连接焊盘110以及各连接焊盘116对应的总线驱动器132以及总线检测器134，在存储装置芯片103中通过使连接焊盘110和ASIC 104的连接焊盘116连接，从而实现上述总线连接。
并且，物理地连接且电连接各连接焊盘的凸块114采用微凸块(micro-bump)，可以由例如金凸块、焊锡凸块等构成。使用由包含Au而构成的金凸块时，能够实现良好的接合。
使凸块114预先形成在半导体芯片的连接焊盘、布线芯片的连接焊盘的任意一方或双方上，但如果预先形成在布线芯片的连接焊盘上，则从能够一起形成所安装的半导体芯片的凸块的方面来看，能够实现低成本化，并且能够不用形成追加布线或凸块而使用现有的芯片作为半导体芯片。各芯片通过凸块114连接，所以与通过接合引线的连接相比，例如电感成为十分之一左右，能够实现内部的信号之间的高速接口。
在本实施方式所涉及的半导体装置100中，在布线芯片102上各半导体芯片被电连接而安装，具体而言，如图2所示，配置在ASIC 104上的金属布线118与连接焊盘116连接。连接焊盘116通过凸块114与设置在布线芯片102上的连接焊盘108电连接且物理地连接。
进而，在连接焊盘108上连接有形成在布线芯片102上的金属布线120。进而，金属布线120在布线芯片102上延伸，与连接焊盘106连接。进而，连接焊盘106通过凸块114与存储装置芯片103的连接焊盘110电接合且物理地接合。而且，连接焊盘110与形成在存储装置芯片103上的金属布线122连接。该金属布线122用于传播以存储装置芯片103的512比特宽度来交换的信号。
此处，在本实施方式中，使存储装置芯片103的连接焊盘110和ASIC104的连接焊盘116通过金属布线120(布线芯片102的连接焊盘106以及连接焊盘108)连接，以使在布线芯片102上延伸的多个金属布线120的布线长度全部相同。具体而言，例如，使位于离存储装置芯片103和ASIC 104的对置边最近的位置上的存储装置芯片103的连接焊盘110、和位于离该对置边最远的位置上的ASIC 104的连接焊盘116分别连接，接下来，使位于离该对置边第二近的位置上的存储装置芯片103的连接焊盘110、和离该对置边第二远的位置上的ASIC 104的连接焊盘116连接。当然，使位于离该对置边最远的位置上的存储装置芯片103的连接焊盘110、和位于离该对置边最近的位置上的ASIC 104的连接焊盘116连接。另外，将彼此的连接焊盘进行连接的是与相同的X轴线(与存储装置芯片103和ASIC 104的对置边垂直的方向)重叠的各布线。由此，金属布线120的布线长度成为全部相同，全部的将存储装置芯片103的连接焊盘110和ASIC 104的连接焊盘116进行连接的布线电阻变得相同。
而且，在布线芯片102上，为了向存储装置芯片103以及ASIC 104提供电源，具有电源供给布线124。通过设置在布线芯片102上的外部端子130(参照图3)来进行来自外部的电源供给。而且，从电源供给布线124中的VDD电源线126和GND电源线128，通过各电源用焊盘126-1、128-1进行向存储装置芯片103以及ASIC 104的电源供给。
并且，虽然未图示，但各芯片具有用于保护连接焊盘以外的部分的钝化膜、形成在芯片上的绝缘被膜等。
在以上说明的本实施方式中，当在布线芯片102上以倒装片方式安装了存储装置芯片103以及ASIC 104时，存储装置芯片103以及ASIC104沿布线芯片102的彼此对置的一边分别设置有连接焊盘110、116。因此，彼此的连接焊盘110、116的配置位置成为最短距离，并且设置在布线芯片102上的金属布线也变短。由此，存储装置芯片103以及ASIC104能够针对布线芯片102，在布线芯片102上高密度地安装，并且由于其布线距离也变短，所以也能够实现高速化。
并且，布线芯片102与安装的存储装置芯片103以及ASIC 104相比，能够使用非常稳定的制造工艺。并且，在布线芯片102上仅设置用于安装存储装置芯片103以及ASIC 104的连接焊盘106、108和金属布线即可构成，所以能够实现高的成品率。其结果，能够抑制布线芯片的成本的增加。
并且，布线芯片102使用和安装的存储装置芯片103以及ASIC 104相同的硅衬底，所以对于热或伸缩等的物理强度也变高，能够确保高可靠性。
(第2实施方式)如图5所示，在本实施方式中，在布线芯片102上，在将连接焊盘106与连接焊盘108之间进行连接的金属布线120之间设置了GND线136。如图6所示，金属布线120以及GND线136交替地设置在设置于硅衬底138上的绝缘膜140上，进而被保护膜142覆盖。除此之外，因为与第1实施方式相同，所以省略说明。
通常，当布线间距变密时，有时会因为由布线产生的电场的影响而产生串扰(cross talk)。
因而，在本实施方式中，在金属布线120之间设置GND线136，从而能够防止该金属布线120之间产生的串扰。
并且，如图7A以及图7B所示，在本实施方式中，布线芯片102具有强化用电源线144以及强化用GND线146，以便向存储装置芯片103稳定地提供电源。并且，在图7A以及图7B中，仅表示了强化用电源线144以及强化用GND线146，省略了其他的图示。
这些强化用电源线144以及强化用GND线146介着绝缘膜145而被层叠。并且，强化用电源线144以及强化用GND线146配置成格子状(矩阵状)，以使强化用电源线144以及强化用GND线146与布线芯片102的X方向、Y方向分别正交。具体而言，例如，将相同条数(例如7条)的强化用电源线144以及强化用GND线146以等间距配置成格子状(矩阵状)，以使强化用电源线144以及强化用GND线146与布线芯片102的X方向、Y方向分别正交。并且，强化用电源线144的布线间距(d1)以及强化用GND线146的布线间距(d2)可以适当设定为例如d1＝d2＝50μm。
而且，布线芯片102的外部连接用的焊盘148通过接合引线150与外部导线(未图示)连接。
并且，虽然未图示，但布线芯片102固定在由与外部导线相同的材料构成的导线上，从凸块通过焊盘传送来的外部信号通过存在于半导体集成电路芯片上的静电保护电路，作为布线芯片102的内部信号在布线芯片102的内部传播。
另外，不限于上面所述，例如，如图8A以及图8B所示，强化用电源线144以及强化用GND线146也可以配置成，把七条强化用电源线144、两条强化用GND线146等间距地配置成与布线芯片102的X方向、Y方向分别正交。
通过在布线芯片102上设置多条该强化用电源线144，从而不容易产生电压下降，实现了电源强化。
并且，如图9A以及图9B所示，也可以在布线芯片102上设置片上(on chip)电容152。该片上电容152把焊盘存在的面作为下方，以面朝下的方式通过凸块(未图示)被电接合且物理接合。所设置的无源器件不限定于此，例如也可以是电阻或电感器等无源器件。
(第3实施方式)如图10所示，在本实施方式中，在存储装置芯片103上，沿与ASIC104对置的一边在区域103A上排列了连接焊盘110，并且在芯片整面的除此之外的区域103B上排列了电源用焊盘110-2(第1电源用焊盘群的焊盘)。这些连接焊盘110以及电源用焊盘110-2以规定的间距以及大小排列成格子状。而且，把连接焊盘110以及电源用焊盘110-2中位于离存储装置芯片103的最外周(边缘部)最近的位置上的焊盘全部作为与布线芯片102的焊盘非电连接的虚设焊盘(dummy pad)110-1。另外，虽然未图示，但在与存储装置芯片103的各焊盘连接的凸块中，与虚设焊盘连接的凸块成为虚设凸块(dummy bump)。
并且，同样，在ASIC 104上，沿与存储装置芯片103对置的一边在区域104A中排列着连接焊盘116，并且在芯片整面的除此之外的区域104B中排列着电源用焊盘116-2(第2电源用焊盘群的焊盘)。这些连接焊盘116以及电源用焊盘116-2以规定的间距以及大小排列成格子状。而且，将连接焊盘116以及电源用焊盘116-2中，位于离ASIC 104的最外周(边缘部)最近的位置上的焊盘的全部设为与布线芯片102的焊盘非电连接的虚设焊盘110-1。另外，虽然未图示，但在与ASIC 104的各焊盘连接的凸块中，与虚设焊盘连接的凸块成为虚设凸块。
这样，在本实施方式中，在由虚设凸块包围的区域上形成有焊盘(连接焊盘以及电源用焊盘)。并且，虽然未图示，但在布线芯片102上，设置有与存储装置芯片103以及ASIC 104的连接焊盘、电源用焊盘以及虚设焊盘对应的焊盘，且通过凸块连接。而且，在芯片内部预先制造虚设焊盘使其没有实现电连接，从而成为与布线芯片102的焊盘非电连接的状态。
并且，如上述结构那样，可以通过在芯片内部预先制造焊盘使其没有实现电连接，从而成为虚设焊盘，但是也可以使焊盘不与外部物理连接从而成为非电连接状态，成为虚设焊盘。
除此之外，因为与第1实施方式相同所以省略了说明。并且，在图10中，省略了存储装置芯片以及ASIC的焊盘之外的结构。
此处，在通过凸块来连接半导体芯片(半导体集成电路芯片)和衬底(布线芯片)的倒装片安装的情况下，公知由于连接后的热变形或冲击而使得应力施加于凸块。因此，为了缓解该凸块的应力集中和提高半导体芯片和衬底之间的密合性，一般采用在半导体芯片与衬底之间填充例如环氧类底部填充(underfill)树脂(未图示)的方法。
因此，虽然未图示，但通常在存储装置芯片103以及ASIC 104等半导体芯片的焊盘形成面上，填充了底部填充树脂。在填充该底部填充树脂时，由于半导体芯片的形状、配置位置关系，底部填充树脂很难流入位于离半导体芯片的最外集最近的位置上的焊盘之间(形成了凸块时为凸块之间)，会形成没有填充底部填充树脂的空隙。当存在这样的底部填充树脂的空隙时，由于安装时的回流(reflow)等热处理，相邻的焊盘(或凸块)之间会发生短路。
另外，半导体芯片的最外周的凸块在从晶片切割成单片的切割(dicing)工序或安装工序中容易受到机械冲击的影响，所以也存在一部分凸块产生缺口等凸块形成的成品率低，对作为SIP芯片整体的成品率影响大的问题。
因此，在本实施方式中，将位于离存储装置芯片103以及ASIC 104的最外周(边缘部)最近的位置上的焊盘全部作为与布线芯片102的焊盘非电连接的虚设焊盘110-1、116-1(或虚设凸块)，从而即使在该焊盘之间没有填充底部填充树脂，也能够可靠地防止芯片之间的连接不良。并且，焊盘形成成品率也不会下降，作为SIP芯片整体能够实现高成品率。
并且，对上述各实施方式中说明的本发明的半导体装置考虑两个应用例。第一个是如便携设备那样需要小体积、成本低且开发周期短，希望和现有的芯片一起集成在一个封装内的情况。在该情况下，应该尽量使布线芯片的布线层为一层，优先考虑成本来进行安装。第二个是如存储芯片和逻辑芯片的组合那样，高速地进行内部总线的传送的芯片的组合的情况。在该情况下，总线宽度变大，仅一层的布线难以实现，但由于是使用凸块来进行的接合，所以能够期待与一个芯片相同的性能，并且可以通过最合适的工艺来制造各芯片，所以能够实现快速动作以及泄漏电阻的减少。
并且，本发明的半导体装置不仅仅是仅以安装面的缩小作为目的的SPI的改良，而且像本实施方式的半导体芯片那样，还能够显著地改善具有安装了微凸块的多比特的I/O阵列(例如，256-4096比特的比特宽度的凸块群)的半导体装置的总线之间的传送速率。
进而，通过将上述多比特的I/O阵列附加设置在动态随机访问存储器(DRAM)侧和专用集成电路芯片(ASIC)侧，使各个多比特的I/O阵列对置，从而能够使硅内插板(interposer)(布线芯片)上的布线最短，显著地改善总线间的传送速率。并且，能够使半导体装置的频率削减成例如相同性能的DDR(Double Data Rate，双倍数据速率)同步动态随机存储器(DDR-SDRRAM)的频率的1/10左右，且通过使用微凸块以及硅内插板，从而减轻了付随于I/O阵列端子的附加，所以能够大幅度地削减耗电。
如上所述，根据本发明，能够高效率地集成多个半导体集成电路芯片，所以本发明在便携电话、PDA、照相机、数字摄像机、以及手表型便携设备等希望小体积化和少耗电的系统的安装中有效。进而，由于能够构成高速的内部总线，因而在图形芯片(graphic chip)关联、个人计算机等系统的小型化、高性能化中有效。
权利要求
1.一种半导体装置，该半导体装置具有布线芯片，该布线芯片具有并列排列的多条布线和一对第1连接焊盘群，该一对第1连接焊盘群由分别与所述布线的一端侧以及另一端侧连接的多个焊盘构成；第1半导体芯片，其具有由沿一边排列的多个焊盘构成的第2连接焊盘群；以及第2半导体芯片，其具有由沿一边排列的多个焊盘构成的第3连接焊盘群，所述第1半导体芯片和所述第2半导体芯片安装在所述布线芯片上，使得所述第1半导体芯片的设置所述第2连接焊盘群的一边和所述第2半导体芯片的设置所述第3连接焊盘群的一边对置，一方所述第1连接焊盘群和所述第2连接焊盘群连接，并且另一方所述第1连接焊盘群和所述第3连接焊盘群连接。
2.根据权利要求1所述的半导体装置，所述第1半导体芯片以及所述第2半导体芯片中的至少一方通过凸块以倒装片方式安装在所述布线芯片上。
3.根据权利要求2所述的半导体装置，在构成所述第1连接焊盘群的各个焊盘上预先形成了所述凸块。
4.根据权利要求2～3中任一项所述的半导体装置，所述凸块由包括Au在内的金属构成。
5.根据权利要求1～4中任一项所述的半导体装置，所述第1连接焊盘群由2000个～5000个焊盘构成。
6.根据权利要求1～5中任一项所述的半导体装置，构成所述第1连接焊盘、所述第2连接焊盘、以及第3连接焊盘群的焊盘的排列间距为20μm～60μm。
7.根据权利要求1～6中任一项所述的半导体装置，构成所述布线芯片、所述第1半导体芯片、以及所述第2半导体芯片的半导体衬底为相同材料。
8.根据权利要求1～6中任一项所述的半导体装置，构成所述布线芯片、所述第1半导体芯片、以及所述第2半导体芯片的半导体衬底为硅衬底。
9.根据权利要求1～8中任一项所述的半导体装置，所述第1半导体芯片是具有每规定比特地并行地进行信号的输入输出的存储单元的存储装置芯片，所述第2半导体芯片是每规定比特地并行地与所述存储装置芯片进行信号的输入输出的专用逻辑电路芯片。
10.根据权利要求1～9中任一项所述的半导体装置，所述布线芯片具有多条对所述第1半导体芯片以及第2半导体芯片提供规定的电源电压的电源线。
11.根据权利要求1～10中任一项所述的半导体装置，在所述布线芯片的所述布线之间具有防止串扰的导电线。
12.根据权利要求1～11中任一项所述的半导体装置，该半导体装置还具有测试用焊盘。
13.根据权利要求12所述的半导体装置，在所述存储装置芯片上具有所述测试用焊盘，所述测试用焊盘在所述存储装置芯片的晶片测试时使用，在所述晶片测试时，向所述测试用焊盘输入输出测试信号来测定所述存储装置芯片。
14.根据权利要求1～13中任一项所述的半导体装置，在所述第1半导体芯片的没有设置所述第2连接焊盘群的区域中设有由多个焊盘构成的第1电源用焊盘群，所述第2连接焊盘群以及所述第1电源用焊盘群的位于离所述第1半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘，在所述第2半导体芯片的没有设置所述第3连接焊盘群的区域中设有由多个焊盘构成的第2电源用焊盘群，所述第3连接焊盘群以及所述第2电源用焊盘群的位于离所述第2半导体芯片的最外周最近的位置上的所有的焊盘作为与所述第1连接焊盘群非电连接的虚设焊盘。
15.根据权利要求1～14中任一项所述的半导体装置，所述第1半导体芯片的第2连接焊盘群的各焊盘和所述第2半导体芯片的第3连接焊盘群的各焊盘通过所述布线而连接，使得排列在所述布线芯片上的所述多条布线的布线长度全部相同。
全文摘要
本发明提供一种半导体装置，该半导体装置快速、高密度且低成本地实现了多个芯片的安装。通过当存储装置芯片(103)以及ASIC(104)安装在了布线芯片(102)上时，存储装置芯片(103)以及ASIC(104)沿布线芯片(102)的彼此对置的一边分别设有连接焊盘(110、116)，从而彼此的连接焊盘(110、116)的配置位置成为最短距离，并且设置在布线芯片(102)上的布线也变短。由此，存储装置芯片(103)以及ASIC(104)能够针对布线芯片(102)而高密度地安装在布线芯片(102)上，并且其布线距离也变短，所以也实现了高速化。
文档编号H01L25/18GK1989616SQ20058002523
公开日2007年6月27日 申请日期2005年7月26日 优先权日2004年7月26日
发明者吉田健人 申请人:株式会社系统制造科技