使用隔离阱的mos变容二极管的制作方法

专利名称：使用隔离阱的mos变容二极管的制作方法
技术领域：
本发明涉及包括变容二极管(可变电抗器)的互补金属氧化物半导体(CMOS)和双极/CMOS(BiCMOS)电子器件，所述变容二极管具有改善的可调谐性，这在某些情况下允许实现减少噪声例如寄生效应的负偏压和隔离。本发明还涉及用于制造这样的器件的方法。本发明的包括变容二极管的电子器件高度适合用于移动电话或者蜂窝电话、个人数字助理(PDA)以及其它高RF(射频)电子器件。
背景技术：
变容二极管是其电容能够由适当的电压或者电流偏置来控制的电子器件。变容二极管一般用在例如所谓的压控振荡器(VCO)中，在压控振荡器中，振荡器的频率由施加的电流或者电压控制。在这种情况下，当需要可变频率时，或者在需要使信号与参考信号同步时，就使用VCO。
在无线通信设备中，比如在移动/蜂窝电话中，VCO一般用在锁相环路中来生成合适的信号，包括生成与无线电接收机接收到的信号同步的参考信号，调制/解调操作，以及频率合成。
在集成电路技术中已经开发并成功地应用了许多变容二极管。例如，已知可以应用pn二极管、肖特基二极管或者MOS二极管，作为双极、CMOS和BiCMOS技术中的变容二极管。在R.A.Moline等人的题为“Ion-Implanted Hyperabrupt Junction Voltage VariableCapacitors”(IEEE Trans.Electron.Device，ED-19，pp267f，1972)的文章中，描述了包括pn二极管的变容二极管。Foxhall等人的美国专利No.3638300，Goodwin等人的美国专利No.4226648，Pavlidis等人的美国专利No.4827319，以及Nguyen等人的美国专利No.5557140描述了其它类型的包括超突变(hyper-abrupt)离子注入结的可变电容器二极管(也就是变容二极管)。术语“超突变”的意思是注入的掺杂分布区与相邻的非本征基极区的壁接触。另一方面，Embree等人的美国专利No.4973922、Stolfa等人的美国专利5965912和Litwin等人的美国专利No.6100770描述了用作变容二极管的MOS二极管。
变容二极管的集成取决于集成电路技术的能力。例如在J.N.Burghartz等的“Integrated RF and Microwave Components inBiCMOS Technology”(IEEE Trans.Electron Devices，Col.43，pp1559，1996年9月)中，描述了BiCMOS技术中用于高RF应用的集成电路器件的概览。如其所述，变容二极管不是标准BiCMOS器件组的一部分。相反，其提出是为了将双极晶体管的集电极-基极结用作变容二极管。
为了将一个器件用作变容二极管，该器件必须满足下列标准中的一个或者多个标准，最好是两个或者更多的标准(1)可调谐性(也就是最大电容与最小电容之比)必须高(大约3或者更高)；(2)品质因数Q必须高(大约20或者更大)；以及(3)器件必须表现出线性特性。
许多已知的现有技术的变容二极管不满足上述标准。例如，传统的基极-集电极结变容二极管依赖于NPN基极-集电极掺杂分布，其对于变容二极管的可调谐性不是最优的。在超突变基极-集电极结变容二极管的情况下，注入的掺杂分布区位于非本征基极区的“壁”处，这种器件缺乏线性特性。对于传统的MOS变容二极管，可调谐性高；但是，常常需要更高的可调谐性。
鉴于现有技术的变容二极管的上述缺点，存在提供新的改进的变容二极管的持续的需求，要满足上述的标准并且能够与CMOS和BiCMOS器件集成。
另外，在传统的MOS变容二极管设计中，难以将MOS变容二极管与体衬底电隔离。缺乏充分的电隔离导致器件具有比较高的寄生现象，也就是噪声。因此，还存在提供这样的变容二极管设计的需求其应当具有充分的电隔离，从而减少器件中的噪声。

发明内容
本发明提供了具有高可调谐性以及高品质因数Q的变容二极管，以及制造变容二极管的方法。本发明的方法可以集成到传统的CMOS加工流程中，或者可以集成到传统的BiCMOS加工流程中。
具体地，在广义上，本发明的变容二极管包括第一导电类型的半导体衬底，该衬底包括位于所述衬底的上部区域的下方的第二导电类型的掺杂区，该第一导电类型与第二导电类型的掺杂剂类型不同；位于所述衬底的所述上部区域中的阱区，其中，该阱区包括所述第二导电类型的外阱区以及所述第一导电类型的内阱区，所述阱区的每一个阱在上表面处由隔离区分开；以及至少具有位于所述内阱区上方的所述第一导电类型的栅极导体的场效应晶体管。
在要制造BiCMOS或者双极晶体管的一些实施方式中，第二导电类型的掺杂区是子集电极。在要制造CMOS器件的其它实施方式中，第二导电类型的掺杂区是隔离阱。
在本发明的代表优选实施方式的一种实施方式中，变容二极管包括p型半导体衬底，该p型衬底包括位于所述衬底的上部区域下方的掺杂区，即子集电极或者隔离阱；位于所述衬底的所述上部区域中的阱区，其中，所述阱区包括外N阱区和内P阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及至少具有位于所述内P阱区上方的p型栅极导体的场效应晶体管。
在本发明的另一种实施方式中，所述变容二极管包括n型半导体衬底，该n型衬底包括位于所述衬底的上部区域下方的p掺杂区，即子集电极或者隔离阱；位于所述衬底的所述上部区域中的阱区，其中，该阱区包括外P阱区和内N阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及至少具有位于所述内N阱区上的n型栅极导体的场效应晶体管。
除了变容二极管结构之外，本发明还提供制造变容二极管的方法。该方法包括下列步骤提供包括第一导电类型的半导体衬底的结构；在所述衬底的所述上部区域中形成多个隔离区；在所述衬底的所述上部区域中形成阱区，其中，所述阱区包括不同于第一导电类型的第二导电类型的外阱区，以及所述第一导电类型的内阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及在所述内阱区上方形成至少具有所述第一导电类型的栅极导体的场效应晶体管。
在一种实施方式中，所述衬底包括位于所述衬底的上部区域的下方的第二导电类型的掺杂区。该掺杂区可以在形成所述多个隔离区之前形成，或者在形成所述多个隔离区之后、然而仍然在阱区形成之前形成。还应注意到对于BiCMOS或者双极器件掺杂区可以是子集电极，或者，对于CMOS器件可以是隔离阱。
在优选的变容二极管结构的情况下，该方法包括下列步骤提供包括p型半导体衬底的结构；在所述衬底的所述上部区域中形成多个隔离区；在所述衬底的所述上部区域中形成阱区，其中，该阱区包括外N阱区和内P阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及形成至少具有在所述内阱区上方的p型栅极导体的场效应晶体管。
在一种实施方式中，所述衬底包括位于所述衬底的上部区域下方的第二导电类型的掺杂区。该掺杂区可以在形成所述多个隔离区之前形成，或者在形成所述多个隔离区之后、然而仍在阱区形成之前形成。


图1A-1D是说明在本发明中应用的用于制造用于BiCMOS或双极应用的积累型变容二极管的基本加工步骤的图示(以剖面图的形式)；图2是现有技术的n阱中NMOS的CV特性(电容密度-栅极电压Vg)曲线(曲线1)、现有技术的p阱中PMOS的CV特性曲线(曲线2)以及本发明的PMOS积累型变容二极管的CV特性曲线(曲线3)；图3A-3C是图解用在本发明中用于制造CMOS应用的积累型变容二极管的基本加工步骤的图示(以剖面图的形式)。
具体实施例方式
下面结合附图详细描述提供具有改善的可调谐性以及减小的寄生效应也就是噪声的MOS变容二极管以及制造这种变容二极管的方法的本发明。注意，本申请的附图是为了图解说明的目的，因此未按比例绘制。另外，图中所示的类似的和对应的元件用类似的附图标记表示。
在下面的说明中，描述用于BiCMOS和双极应用的PMOS变容二极管，其包括交替的N阱、P阱和N阱布局以及n型子集电极。尽管下面详细描述的是这种方案，但是本发明也可考虑用于BiCMOS或者双极应用的NMOS变容二极管，其包括交替的P阱、N阱和P阱布局以及p型子集电极。使用与PMOS变容二极管相反的掺杂剂导电性来制造NMOS变容二极管。注意，对于BiCMOS或者双极应用，比如在图1A-1D所示者，存在子集电极，它是具有不同于衬底中的第一导电类型掺杂剂的第二导电类型的掺杂区。在CMOS应用中，存在隔离阱，其是具有不同于衬底中的第一导电类型掺杂剂的第二导电类型的掺杂区。所述掺杂区可以在形成隔离区之前形成，或者在形成隔离区之后但是在本发明的阱区形成之前形成。
现在看图1A。图1A图解了在半导体衬底12的一部分中形成n+子集电极14之后形成的初始结构10。半导体衬底12包括半导体材料，例如包括Si、SiGe、SiGeC、SiC、GaAs、InAs、InP或者分层结构半导体，例如绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)以及Si/SiGe。对于图解的实施方式，半导体衬底12是p型衬底。注意，衬底12包括可以包括衬底材料本身或者可选的外延生长半导体层的上部区域11，所述外延生长半导体层可以在形成所述n+子集电极14之前形成在所述半导体材料上。
通过使用传统的离子注入工艺以及本领域普通技术人员公知的条件，注入n型掺杂剂原子比如As或者P，来形成所述n+子集电极14。所述注入可以是地毯式注入(blanket implant)，在整个衬底上提供连续的子集电极14，或者可以使用掩模离子注入工艺来在衬底的特定部分内形成离散的子集电极。可以应用的一种可能的n型掺杂剂是As，其注入时的掺杂剂量可以从大约1E14到大约5E16个原子每平方厘米，注入能量为从大约20到大约100keV。除了上述之外，也可以使用其它掺杂剂离子和/或注入条件。所述n+子集电极14位于离所述衬底12的上表面大约300到大约2000nm处。
不管所使用的掺杂剂的类型，子集电极14一般具有从大约1E18到大约1E20个原子每立方厘米的掺杂剂浓度，更典型的掺杂剂浓度从大约1E19到大约1E20个原子每立方厘米。
注意，尽管图示的子集电极14是在本发明的这个时刻形成的，但是在该工艺中子集电极14也可以稍后形成，也就是在隔离区形成之后，但是在阱区形成之前。
在如上所述的一些实施方式中，使用本领域普通技术人员公知的传统外延生长工艺在半导体衬底12的表面上形成外延生长半导体层，比如硅或者SiGe。该外延生长层对应于图1A中标记的区域11。
接下来，如图1B所示，在半导体衬底12的上部区域11中形成多个隔离区16。在本发明的此时形成的所述多个隔离区16可以是硅的局部氧化(LOCOS，local oxidation of silicon)隔离区，或者更为优选地，所述多个隔离区16是沟槽隔离区，如图1B所示。使用本领域普通技术人员公知的工艺形成所述隔离区16。例如，当隔离区16由LOCOS隔离区构成时，在形成这样的隔离区时可以使用硅的局部氧化工艺。当隔离区16由沟槽隔离区构成时，用光刻、蚀刻和沟槽填充(也就是淀积沟槽电介质比如四乙基原硅酸盐(TEOS)或者高密度等离子体氧化物(HDPO))形成所述沟槽隔离区。在沟槽填充之后，可选地，可以使用平坦化工艺，比如化学机械抛光(CMP)或者研磨。另外，可选地，还可以使用致密化(densification)工艺。
在本发明中，在衬底12的所述上部区域11中形成所述多个隔离区16，它们不向下延伸到所述n+子集电极14。如图1B所示，两个相邻的隔离区限定器件区18。
接下来，通过离子注入和退火形成交替导电性的阱区。在图1C所图解的本实例中，交替导电性的阱区包括第一N阱区20A、P阱区20B和第二N阱区20C。在另一种实施方式中，对阱区形成可供选择的掺杂配置。在图1C所示的当前实例中，P阱区(“有源阱”(activewell))20B位于器件区18中。N阱区20A和20C形成得与器件区18相邻，这里这些阱区可以称为“直达注入区”。如图所示，阱区在隔离区16下面延伸，使得每一个相邻的阱区与邻接的阱区例如20A和20B接触。阱区20A、20B和20C向下延伸到n+子集电极14的表面，如图1C所示。阱区20A和20C用来电接触子集电极14或者隔离阱14。
如上所述，通过离子注入和退火形成阱区。在形成每一个阱时使用的掺杂剂类型取决于变容二极管的最终极性。在形成N阱时使用N型掺杂剂，比如元素周期表中的VA族元素，比如As和P；在形成P阱时使用p型掺杂剂比如元素周期表的IIIA族元素，比如B、In和Ga。
不管使用的掺杂剂类型如何，每一个阱区的掺杂剂浓度一般是从大约1E17到大约1E19个原子每平方厘米，更为典型的是从大约1E17到大约1E18个原子每平方厘米。
根据本发明，使用掩模离子注入工艺，将选择性的掺杂剂离子类型注入半导体衬底12的一部分中。可以使用相同的注入条件同时形成外阱区20A和20C。或者，可以使用不同的注入条件在不同的时间形成外阱区20A和20C。注入的顺序可以改变。例如，可以在阱区20A和20C之前或者之后形成阱区20B。
在形成每一个阱区时使用的注入条件是传统的，对于本领域普通技术人员来说是公知的。例如，形成N阱区的注入条件可以包括n型掺杂剂剂量从大约1E12到大约8E15原子每平方厘米，能量从大约30到大约1000keV。P阱区的形成可以使用从大约1E12到大约8E13个原子每平方厘米的p型掺杂剂剂量和从大约30到大约600keV的能量。如果有穿通(reach-through)(n型)注入，则可以用这种注入取代标准的N阱注入。一般，这种穿通注入包括n型掺杂剂比如Sb，掺杂剂量从5E13到5E14，能量从100到300keV。
可以使用基本上垂直的离子注入工艺来执行离子注入，也可以使用倾斜离子注入工艺。
使用退火工艺来激活每一个阱区中的掺杂剂。可以在形成阱区之后使用单个退火步骤，或者，可以在每一个阱区个体的注入之后进行退火工艺。在本发明中使用的退火温度一般从大约900摄氏度或者更高，更为典型的退火温度是大约1000摄氏度或者更高。退火时间可以随所使用的退火工艺的类型而变。例如，对于快速热退火(RTA)工艺、激光退火或者脉冲退火，一般使用大约5分钟或者更短的退火时间，而对于炉内退火，一般使用大约30分钟或者更长的退火时间。
应注意，阱区的激活可以延迟，一直到执行本发明的方法中的另一个热循环。例如，可以在源/漏扩散激活期间激活阱区。将阱区的激活延迟到稍后的热工艺是有利的，因为这减少了整个工艺内的热循环次数，从而降低了成本。
然后使用传统的CMOS工艺提供如图1D所示的变容二极管22。注意，图1D所示的变容二极管包括场效应晶体管(FET)，后者包括栅极电介质24、栅极导体26、至少一个位于至少所述栅极导体26的侧壁上的隔离层30以及位于衬底10的所述上部部分中的源/漏区32。所述变容二极管22位于在中间阱区也就是P阱区20B上方的器件区18内。
在形成如图1D所示的变容二极管22时可以使用的一种传统的CMOS工艺包括下述步骤首先在如图1C所示的包括半导体衬底12的结构的整个表面上，以及，如果隔离区由淀积的电介质构成，在隔离区16上方，形成栅极电介质24。
所述栅极电介质24可以用热生长工艺，例如氧化、氮化、氧氮化，来形成。或者，所述栅极电介质24可以用淀积工艺比如化学气相淀积(CVD)、等离子体辅助CVD、原子层淀积(ALD)、蒸镀、反应溅射、化学溶液淀积以及其它类似的淀积工艺来形成。也可以使用上述工艺的任意组合来形成栅极电介质24。
栅极电介质24由绝缘材料组成，包括但不限于氧化物、氮化物、氮氧化物和/或硅酸盐，包括金属硅酸盐和氮化金属硅酸盐。在一种实施方式中，优选的是栅极电介质24由氧化物组成，比如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3以及它们的混合物。
栅极电介质24的物理厚度可以变化，但是一般地，栅极电介质24的厚度从大约0.5到大约10nm，更为典型的是从大约0.5到大约3nm。
在形成栅极电介质24之后，使用已知的淀积工艺比如物理汽相淀积、CVD或者蒸镀，在栅极电介质24上形成如图1D所示成为栅极导体26的多晶硅(也就是polySi)的均厚层。对多晶硅的均厚层可以掺杂或者不掺杂。如果掺杂，可以在形成它的时候使用原位掺杂淀积工艺。或者，可以通过淀积、离子注入和退火形成掺杂多晶硅层。多晶硅层的掺杂可以移动所形成的栅极的功函数。掺杂剂离子的说明性的例子包括As、P、B、Sb、Bi、In、Al、Ga、Tl或者它们的混合物。在附图所示的例子中，形成p掺杂多晶硅栅极导体26。离子注入的优选剂量是1E14(＝1×1014)到1E16(＝1×1016)个原子每平方厘米，或者更为优选的，是从1E15到5E15个原子每平方厘米。在本发明的此时淀积的多晶硅层的厚度也就是高度可以随所使用的淀积工艺而变。一般，多晶硅层的竖直厚度为大约20到大约180nm，更为典型的厚度是从大约40到大约150nm。
不管所使用的掺杂剂的类型如何，栅极导体26一般具有从大约1E19到大约1E21个原子每立方厘米的掺杂剂浓度，更为典型的掺杂剂浓度是从大约5E19到大约5E20个原子每立方厘米。
在淀积多晶硅的均厚层26之后，使用淀积工艺比如物理气相淀积或者化学气相淀积在多晶硅均厚层26的顶上形成硬掩模28。该硬掩模28可以是氧化物、氮化物、氮氧化物或者它们的任意组合。在一种实施方式中，使用氮化物比如Si3N4作为硬掩模28。在另一种实施方式中，硬掩模28是氧化物比如SiO2。硬掩模28的厚度也就是高度从大约20到大约180nm，更为典型的厚度是从大约30到大约140nm。
然后使用光刻和蚀刻对均厚多晶硅层26和硬掩模28进行图案化，以提供至少一个图案化栅极叠层。图案化的栅极叠层可以具有相同的尺度也就是长度，或者它们可以具有变化的尺度以改进器件性能。在本发明的此时，每一个图案化的栅极叠层包括多晶硅栅极导体26和硬掩模28。光刻步骤包括在硬掩模28的上表面上施加光致抗蚀剂，将光致抗蚀剂在所需图案的辐射下曝光，对曝光的光致抗蚀剂使用传统的抗蚀剂显影剂进行显影。然后使用一个或者多个干法蚀刻步骤将光致抗蚀剂中的图案转移到硬掩模28和多晶硅均厚层26上。在某些实施方式中，图案化的光致抗蚀剂可以在将图案转移到硬掩模28中后去除。在别的实施方式中，在完成蚀刻之后移除图案化的光致抗蚀剂。
注意，一般在栅极图案化工艺期间或者之后去除硬掩模28。在最终结构中一般没有硬掩模28，见图1D。
在形成图案化的栅极叠层时可以用在本发明中的合适的干法蚀刻工艺包括但不限于反应离子蚀刻，离子束蚀刻，等离子体蚀刻或者激光烧蚀。所使用的干法蚀刻工艺一般对下伏的栅极电介质24是有选择性的，因此该蚀刻步骤一般不移除栅极电介质24。在某些实施方式中，但是，该蚀刻步骤可以用来去除栅极电介质24的没有受到栅极叠层保护的部分。
接下来，在图案化的栅极叠层的暴露的侧壁上形成至少一个隔离层30。该至少一个隔离层30由绝缘体组成，比如氧化物、氮化物、氮氧化物和/或它们的任意组合。该至少一个隔离层通过淀积和蚀刻形成。
该至少一个隔离层30的宽度必须足够宽，以使得源极和漏极硅化物触点(后面将要形成)不侵入到栅极叠层的边缘下方。一般，当该至少一个隔离层30的宽度在底部测量时为大约15到大约80nm时，源/漏硅化物不侵入到栅极叠层的边缘下方。
在隔离层形成后，在衬底12中形成源/漏区32、32′。使用离子注入和退火步骤形成源/漏区32、32′。退火步骤用来激活由前面的注入步骤注入的掺杂剂。离子注入和退火的条件对于本领域普通技术人员来说是公知的。术语“源/漏区”包括深源/漏扩散区、可选的晕圈注入和源/漏扩展区。
接下来，如果在前面没有移除，则使用选择性移除栅极电介质24的化学蚀刻工艺移除栅极电介质24的暴露部分。该蚀刻步骤在半导体衬底12的上表面以及隔离区16的上表面上停止。尽管在移除栅极电介质24的暴露部分时可以使用任何化学蚀刻剂，但是在一种实施方式中，使用稀释氢氟酸(DHF)。
源/漏区32、32′，以及，可选地，栅极导体24的至少一部分，在本发明的此时可以用传统的源/漏硅化工艺和本领域普通技术人员公知的金属栅极硅化工艺来硅化。
注意，图1D图示了本发明的用于BiCMOS或者双极应用的结构，也就是位于包括阱结构和下伏子集电极的衬底12顶上的变容二极管22。在图中，变容二极管22包括p型多晶硅栅极导体26、下伏的P阱区20B、通过隔离区16与变容二极管分隔开的相邻的N阱区20A和20C，以及将P阱区20B与p型半导体衬底12的本体隔离开的下伏n+子集电极14。也可以想到相反极性的结构，也就是n型多晶硅栅极导体26，下伏的N阱区20B，通过隔离区16与变容二极管结构分隔开的相邻的P阱区20A和20C，以及将N阱区20B与n型半导体衬底12的本体隔离开的下伏p+子集电极14。
图1D所示的结构是优选的，因为它提供了在耗尽状态下工作的负偏置积累型变容二极管。
注意，可以根据需要在衬底12的表面上形成别的变容二极管22。
图2图示了现有技术的N阱中NMOS(曲线1)、现有技术的P阱中PMOS(曲线2)和本发明的具有阱结构和下伏n+子集电极或者隔离阱的P阱中变容二极管PMOS的CV特性曲线。从该图可以看到，本发明的变容二极管上的最小电容下降，从而，与曲线1和曲线2相比，提高了器件的可调谐性。这种最小电容的降低是n型子集电极或者隔离阱的轻微反掺杂的效应。这降低了本发明的P阱中的p型掺杂剂，从而降低了最小电容。
图3A-3C图解了在形成用于CMOS应用的变容二极管的加工步骤。工艺开始于首先提供如图3A所示的结构，其包括具有形成在衬底12的上部区域中的多个隔离区16的半导体衬底12。该多个隔离区16的形成如上所述。如图所示，器件区18形成在两个相邻的隔离区之间。用第一导电类型的掺杂剂(n或者p型)对半导体衬底12掺杂。
接下来，通过向如图3A所示的结构中进行p或者n型掺杂剂的离子注入形成隔离阱14(也就是第二导电类型的掺杂剂区)，产生如图3B所示的结构。使用本领域普通技术人员公知的传统注入工艺形成隔离阱区14。
接下来，如上所述形成阱区20A、20B和20C。注意20A和20C是与隔离阱区14具有相同导电类型掺杂剂的穿通注入，而有源阱区20B与衬底具有相同导电类型的掺杂剂。得到的结构如图3C所示。
可以在如图3C所示的结构上进行如上所述的进一步处理，得到如图1D所示的结构。
上面结合优选实施方式具体图解和描述了本发明，但是本领域普通技术人员应当理解，在不脱离本发明的实质和范围的前体下，可以从形式和细节上作出前述以及其他改变。因此，本发明不应受限于这里所描述和图解的确切形式和细节，而是在所附权利要求的实质和范围之内。
权利要求
1.一种变容二极管结构，包括第一导电类型的半导体衬底，该衬底包括位于所述衬底的上部区域的下方的第二导电类型的掺杂区，该第一导电类型与所述第二导电类型不同；位于所述衬底的所述上部区域中的阱区，其中，该阱区包括所述第二导电类型的外阱区以及所述第一导电类型的内阱区，所述阱区的每一个阱在上表面处由隔离区分开；以及至少具有位于所述内阱区上方的所述第一导电类型的栅极导体的场效应晶体管。
2.如权利要求1所述的变容二极管结构，其中，所述第一导电类型包括p型掺杂剂，所述第二导电类型包括n型掺杂剂。
3.如权利要求1所述的变容二极管结构，其中，所述第一导电类型包括n型掺杂剂，所述第二导电类型包括p型掺杂剂。
4.如权利要求1所述的变容二极管结构，其中，所述第二掺杂区是子集电极或者隔离阱。
5.如权利要求1所述的变容二极管结构，其中，每一个阱区在所述隔离区下方延伸，使得相邻的阱区相互接触。
6.如权利要求1所述的变容二极管结构，其中，所述衬底的所述上部区域包括外延生长半导体层。
7.如权利要求1所述的变容二极管结构，其中，所述场效应晶体管还包括位于所述栅极导体下方的栅极电介质、位于所述栅极导体上面的硬掩模、位于所述栅极导体的侧壁上并邻接源/漏区的至少一个隔离层。
8.如权利要求1所述的变容二极管结构，其中，所述栅极导体包括多晶硅。
9.一种变容二极管结构，包括p型半导体衬底，该p型衬底包括位于所述衬底的上部区域下方的n型掺杂区；位于所述衬底的所述上部区域中的阱区，其中，所述阱区包括外N阱区和内P阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及至少具有位于所述内P阱区上方的p型栅极导体的场效应晶体管。
10.如权利要求9所述的变容二极管结构，其中，所述n型掺杂区包括子集电极或者隔离阱。
11.如权利要求9所述的变容二极管结构，其中，每一个阱区在所述隔离区下方延伸，使得相邻的阱区相互接触。
12.如权利要求9所述的变容二极管结构，其中，所述衬底的所述上部区域包括外延生长半导体层。
13.如权利要求9所述的变容二极管结构，其中，所述场效应晶体管还包括位于所述栅极导体下方的栅极电介质、位于所述栅极导体上面的硬掩模、位于所述栅极导体的侧壁上并邻接源/漏区的至少一个隔离层。
14.如权利要求9所述的变容二极管结构，其中，所述栅极导体包括多晶硅。
15.一种制造变容二极管结构的方法，包括下列步骤提供包括第一导电类型的半导体衬底的结构；在所述衬底的所述上部区域中形成多个隔离区；在所述衬底的所述上部区域中形成阱区，其中，所述阱区包括具有不同于所述第一导电类型的第二导电类型的外阱区，以及具有所述第一导电类型的内阱区，所述阱区的每一个阱在上表面处由隔离区分隔开；以及在所述内阱区上方形成至少包括具有所述第一导电类型的栅极导体的场效应晶体管，其中，所述第二导电类型的掺杂区在形成所述多个隔离区之前或者紧随其后形成到所述衬底的上部区域中。
16.如权利要求15所述的方法，其中，所述第一导电类型包括p型掺杂剂，所述第二导电类型包括n型掺杂剂。
17.如权利要求15所述的方法，其中，所述第一导电类型包括n型掺杂剂，所述第二导电类型包括p型掺杂剂。
18.如权利要求15所述的方法，其中，所述掺杂区包括通过离子注入形成的隔离阱或者子集电极。
19.如权利要求15所述的方法，其中，所述衬底的所述上部区域包括在形成所述掺杂区之后形成的外延生长半导体层。
20.如权利要求15所述的方法，其中，形成所述阱区包括掩模离子注入工艺。
全文摘要
本发明提供了具有高可调谐性以及高品质因数Q的变容二极管(22)，以及制造变容二极管(22)的方法。本发明的方法可以集成到传统的CMOS加工流程中，或者可以集成到传统的BiCMOS加工流程中。该方法包括提供包括第一导电类型的半导体衬底(12)的结构，以及，可选的，位于衬底(12)的上部区域(11)下方的第二导电类型的子集电极(14)或者隔离阱(也就是掺杂区)，所述第一导电类型不同于所述第二导电类型。接下来，在所述衬底(12)的所述上部区域(11)中形成多个隔离区(16)，然后在所述衬底(12)的所述上部区域(11)中形成阱区。在某些情况下，在本发明的方法的此时形成掺杂区(14)。所述阱区包括第二导电类型的外阱区(20A和20C)和第一导电类型的内阱区(20B)。所述阱区的每一个阱在上表面处由隔离区(16)分隔开。然后在所述内阱区(20B)上方形成至少具有第一导电类型的栅极导体(26)的场效应晶体管。
文档编号H01L29/93GK101015058SQ200580028829
公开日2007年8月8日 申请日期2005年8月5日 优先权日2004年8月27日
发明者道格拉斯·D.·库尔伯格, 道格拉斯·B.·赫施伯格, 罗伯特·M.·拉塞尔 申请人:国际商业机器公司