专利名称：与半导体元件的上面电极电连接的方法和结构的制作方法
背景技术：
对于利用由电子自旋显著引起的效应的器件，磁电器件、自旋电子器件，以及自旋电子学器件是同义术语。在许多信息器件中使用磁电效应，并且磁电效应提供非易失性的、可靠的、抗辐射的和高密度的数据存储和取回。该许多磁电信息器件包括但不限于磁性随机存取存储器(MRAM)、磁性传感器，以及磁盘驱动器的读/写头。
一般地，使用由电介质或其他绝缘材料分开的磁电元件(例如，巨磁阻(GMR)元件、磁性隧道结(MTJ)元件，或磁性传感器)的阵列构造磁电信息器件。磁电元件典型地具有包括由非磁性层分开的铁磁层的结构。
典型地，利用在元件上面和下面的电极实施到磁电元件的电连接。通常利用一个通孔实施到磁电元件上面的电极的接触，其中通过刻蚀一个孔穿透在上面电极上形成的电介质层并且在孔中沉积导电材料而形成该通孔。但是，通到上面电极的通孔的形成是对目前纵横比增加的挑战。上面电极典型地限定磁电元件的有源部分。因此，为了增加在给定区域中的磁电元件的数量，使磁电元件的横向尺寸达到最小，从而使上面电极的横向尺寸达到最小是优选的。但是，当上面电极的尺寸减小时，通孔的覆盖公差减小，因此形成通到电极的通孔的难度增加。覆盖公差的减小导致短路磁电元件的数目增加。而且，这又导致产量降低和制造成本增加。另外，上面电极的结构中的固有应力会不利地影响磁电元件的磁性质。因此，使上面电极尽可能薄是优选的。但是，当上面电极的厚度减小时，使随后到电极的电接触的难度增加。对上面电极的平面化通常导致超过上面电极的过度平面化。
因此，期望提供与磁电元件的上面电极的电连接的电子结构。同样期望提供与磁电元件的上面电极电连接的有效方法。另外，扩展该方法用于需要与电极电连接的其他结构也是期望的。此外，本发明的其他期望特征和特性将从结合附图和该发明背景进行的随后的发明详述和附加权利要求书中变得明白。
将在下文中结合下面的附图描述本发明，在附图中相似的数字表示相似的元件，并且图1-8以横截面示意地说明根据本发明的示范实施方案的制造与磁电元件的上面电极的电连接的方法；图9是根据本发明的另一种示范实施方案形成的磁电元件结构的横截面视图；图10是利用图1-8中所示的方法形成的磁电元件结构的顶视图，其中以阴影显示第二电极；图11是根据本发明的又一种示范实施方案形成的磁电元件结构的横截面视图；图12是根据本发明的又一种示范实施方案形成的磁电元件结构的横截面视图；图13是根据本发明的示范实施方案的随机存取存储器件的一部分的放大透视图；以及图14是根据本发明的另一种示范实施方案的电子结构的横截面视图。
具体实施例方式
下面的发明详述本质上只是示范性的，也不打算用来限制本发明或本发明的应用和使用。此外，也不打算受在前面的发明背景或下面的发明详述中给出的任何理论所限制。
现在转到附图，图1-8说明根据本发明的一种示范实施方案的建立与磁电元件上面的电极的电连接的方法。应当理解，虽然为了便利只说明单个磁电元件，但是一般会同时形成完整的磁电元件阵列以形成MRAM器件。图1是部分制造的MRAM器件的磁电元件结构10的横截面视图。如图1中所示，部分制造的磁电元件结构10包括在磁电元件14下面的第一电极层12。如这里所使用的，术语“层”是指一个层或多个层或子层的组合。磁电元件14可以是包括由非磁性层分开的铁磁层的巨磁阻(GMR)元件或磁性隧道结(MTJ)元件。第一电极层12可以包含任意合适的导电材料，例如导电聚合物或聚合物的组合或金属，如图1-8中所示的，或金属的组合。优选地，由钽(Ta)，钨(W)，钛(Ti)、铝(Al)，氮化钽(TaN)，或它们的组合或合金制成第一电极层12。在电介质区16上面形成第一电极层12，其中在电介质区16内已经形成导体18。导体18可以包含任意合适的导电材料，例如铝(Al)，铝合金，铜(Cu)，铜合金等。虽然没有显示，但是例如通过插塞导体或互连堆叠中的一系列导体典型地将导体18电连接到在半导体衬底例如硅衬底中形成的晶体管。晶体管用于在读出操作中访问磁电元件中的内容。另外，电介质区16可以包括典型地称作数字线的编程线20，它提供对随后形成的磁电元件编程的磁场。
部分制造的磁电元件结构10还包括在磁电元件14上面形成的第二电极层22。可以由任意合适的导电材料例如金属或导电聚合物制成第二电极层22。优选地，由钽(Ta)，钨(W)，钛(Ti)，铝(Al)，氮化钽(TaN)，或它们的组合或合金制成第二电极层22。
参考图2，使用一种或多种标准的和众所周知的光刻技术将第二电极层22形成图案并刻蚀，以形成具有横向尺寸32的第二电极30，该横向尺寸32限定磁电元件14的有源区34的横向尺寸。如这里所使用的，术语“横向尺寸(lateral dimension)”是通过图2和3的坐标系24的x和y轴测量的那些尺寸。优选地，将第二电极30所限定的有源区34基本上布置在数字线20上面，使得可以将流过数字线20的电流所产生的磁通量有效地施加到有源区34上进行编程。因此，在电介质区16中的导体18可以偏离第二电极30。
可以使用合适的刻蚀工艺，例如干法刻蚀、离子铣工艺、反应离子刻蚀(RIE)、湿法刻蚀等刻蚀第二电极层22。另外，刻蚀优选地具有对于形成电极层22的材料的选择性。当从磁电元件结构10的没有通过掩蔽层掩蔽的那些部分中基本上去除第二电极层22时，可以结束第二电极层22的刻蚀。可以使用任意合适的方法，例如刻蚀的时间、终点探测装置等监测或确定刻蚀过程的终点。在本发明的一种实施方案中，也可以在第二电极层22的刻蚀过程中或之后，通过刻蚀去除磁电元件14的一个或多个层。应当认识到，虽然上面描述使用负工艺的第二电极30的形成，但是可以利用任意其他合适的工艺例如大马士革工艺形成第二电极30。
参考图3，然后可以以使第二电极30的侧壁28基本上绝缘的方式，在先前的刻蚀工艺过程中没有被去除的第一电极层12和磁电元件14的任意层上面形成电介质层36。如这里所使用的，术语元件的“侧壁”当元件具有圆形或椭圆形形状时可以指一个侧壁，或者当元件具有三角形、正方形、矩形或其他多边形形状时可以指多于一个侧壁。在本发明的一种实施方案中，可以通过在磁电元件结构10上面覆盖沉积任意合适的电介质材料，例如由四乙基原硅酸盐制备的二氧化硅(TEOS)、等离子体增强氮化物(PEN)、氮化硅、二氧化硅等来形成电介质层36。然后可以对电介质材料进行去除工艺，例如化学机械平面化、电化学机械平面化或刻蚀过程，使得暴露出第二电极30的表面38。在本发明的另一种实施方案中，可以以使第二电极30的表面38保持暴露以及第二电极30的侧壁28保持基本上绝缘的方式，通过旋涂玻璃或其他合适电介质的沉积形成电介质层36。
如图4中所示，随后在电介质材料层36和第二电极30上面沉积导电硬掩模层40，使得导电硬掩模层40与第二电极30电连接。导电硬掩模层40可以包括任意合适的导电材料，例如金属，如图4中所示的，或导电聚合物，并且可以使用半导体行业中众所周知的任意工艺，例如等离子体汽相沉积(PVD)、化学汽相沉积(CVD)和蒸发沉积来沉积导电硬掩模层40。在本发明的优选实施方案中，导电硬掩模层40包含铝。导电硬掩模层40可以具有任意合适的厚度，使得导电硬掩模层40构成导电层。另外，如在下面更详细地描述的，硬掩模层40用作第一电极12的随后刻蚀的掩模，因此具有足以承受随后的刻蚀工艺的厚度。此外，如在下面更详细地描述的，随后可以在磁电元件14和导电硬掩模层40上面制造典型地称作位线的编程线。因此，应当认识到导电硬掩模层40优选地不会太厚，不会显著地减小由流过位线的电流施加到磁电元件14上的磁通量的强度。优选地，硬掩模层40具有大约200埃至大约400埃的厚度。
参考图5，在沉积之后，使用标准的和众所周知的技术将导电硬掩模层40形成图案，以形成具有大于第二电极30的横向尺寸32的至少一个横向尺寸44的导电硬掩模42。然后刻蚀电介质层36、第一电极层12、以及磁电元件14，或它们的任意剩余层，以去除不在导电硬掩模42下面的电介质层36、磁电元件14和第一电极层12的部分。如图6中所示的，第一电极层12的刻蚀形成第一电极50，它具有与导电硬掩模42的横向尺寸44基本上相等的至少一个横向尺寸52。这样，因为第二电极30的横向尺寸32小于导电硬掩模42的横向尺寸44从而小于第一电极50的横向尺寸52，所以可以降低或减小跨越磁电元件14的第一电极50和第二电极30之间的短路风险。可以使用任意合适的或众所周知的刻蚀工艺或系列刻蚀工艺，例如干法刻蚀、溅射、RIE，或不会导致导电硬掩模42和第一电极50之间的电接触的任意其他刻蚀工艺刻蚀电介质层36、第一电极层12、以及磁电元件14，或它们的选择层。当从磁电元件结构10即电介质区16的不在导电硬掩模42下面的那些部分基本上去除第一电极层12时，可以结束第一电极层12的刻蚀。可以使用任意合适的方法，例如刻蚀的时间、终点探测装置等监测或确定刻蚀过程的终点。在本发明的一种实施方案中，在电介质层36、磁电元件14和第一电极层12的刻蚀过程中，导电硬掩模42的部分不会被显著地去除。在本发明的另一种实施方案中，如图9中所示的，为了保证不会导致导电硬掩模42的侧壁46和第一电极50的侧壁62之间的电接触，可以在电介质层36、磁电元件14和第一电极层12的刻蚀之前、过程中或之后刻蚀导电硬掩模42，使得导电硬掩模42具有基本上倾斜的或斜削的侧壁46。
现在参考图7，在本发明的一种实施方案中，在刻蚀第一电极层12以形成第一电极50之后，然后可以在磁电元件结构10上面沉积电介质层54。可以通过在磁电元件结构10上面覆盖沉积任意合适的电介质材料，例如由四乙基原硅酸盐制备的二氧化硅(TEOS)、等离子体增强氮化物(PEN)、氮化硅、二氧化硅、旋涂玻璃等来形成电介质层54。参考图8，然后可以通过在电介质层54中首先刻蚀一个孔以暴露导电硬掩模42，然后用半导体行业中众所周知的合适导电材料填充该孔而在电介质层54中形成通孔56。应当认识到，也可以通过其他合适的方法，例如通过本领域中众所周知的负方法形成通孔56。一旦形成通孔56，可以使用半导体行业中任意合适的众所周知的方法制造导体(没有显示)，例如互连线或位线，使得导体与通孔56电连接。
因此，现在参考图8和10，可以配置通孔56以通过利用导电硬掩模42提供到第二电极30的电连接，导电硬掩模42提供比第二电极30的接触区72大的接触区70，而不增加磁电元件结构10的横向尺寸。这样，形成与第二电极30电连接从而与磁电元件14电连接的通孔56的覆盖公差可以更大，因为导电硬掩模42提供比第二电极30的表面区域更大的可以在上面布置通孔56的表面区域70。因此，第二电极30的尺寸从而磁电元件14的尺寸可以比没有利用导电硬掩模42时所需的小。可选地，通孔56的尺寸可以比没有利用导电硬掩模42时所需的大。
在本发明的可选实施方案中，在电介质层54的沉积之后，如图7中所示的，可以在电介质层54中形成沟槽(没有显示)，它与数字线20正交并暴露导电硬掩模42。如图11中所示的，然后可以在沟槽中形成导体58，例如位线或其他互连线，并且与导电硬掩模42电连接。应当认识到，也可以使用任意其他合适的众所周知的技术例如负方法制造导体58。在这点上，如果导体58是位线，那么位线可以形成为比如果首先形成通孔时更接近磁电元件14，因此增加从流过位线的电流施加到磁电元件14上的磁通量。施加到磁电元件14上的磁通量的增加又可以降低编程磁电元件14所需的电流。
参考图12，在本发明的另一种实施方案中，在沉积电介质材料层54之前，可以在第一电极50的侧壁62周围形成隔离体60，以促进导电硬掩模42与第一电极50的绝缘。隔离体60可以延伸第一电极50的侧壁62的长度，也可以延伸导电硬掩模42的侧壁46的长度，如图12中所示的。可以由任意合适的绝缘材料例如上面对于制造电介质材料层36以及/或者电介质材料层54所描述的那些材料制成隔离体60，并且可以使用任意常规的方法形成隔离体60。例如，可以通过在磁电元件结构10上面覆盖沉积任意合适的电介质材料，例如由四乙基原硅酸盐制备的二氧化硅(TEOS)、等离子体增强氮化物(PEN)、氮化硅、二氧化硅、旋涂玻璃等来形成电介质层。然后可以对电介质层进行合适的干法或湿法刻蚀以形成隔离体60。在形成隔离体60之后，可以在磁电元件结构10上面沉积电介质材料层54，然后可以如上所述形成图8的通孔例如通孔56或图11的导体例如导体58。
图13说明根据本发明的另一种示范实施方案的随机存取存储器件80的一部分的放大透视图。具有与图8相同的参考数字的图13的元件与相应的图8元件相同。随机存取存储器件80包括多个磁性存储单元84，每个存储单元84电耦接到金属接触层82。可以在任意合适的电介质区16上形成磁性存储单元84，电介质区16可以包括任意合适的半导体器件(没有显示)，例如开关晶体管、位线和/或数据线、输入/输出电路、数据/地址解码器等，也可以包括导体18，导体18将磁性存储单元84电耦接到用于在读出操作中访问磁性存储单元的内容的晶体管。也可以在电介质区16中布置编程线例如数字线20。
每个磁性存储单元84包括第一电极50和在第一电极50上面的磁电元件14。第二电极30覆盖在磁电元件14上面，并且限定磁电元件14的有源区。第二电极30具有比第一电极50的横向尺寸52小的至少一个横向尺寸32。导电硬掩模42覆盖在第二电极30和第一电极50上面，并且具有与第一电极50基本上相同的横向尺寸。与第二电极30相比导电硬掩模42为通孔56提供更大的接触区，而不增加磁性存储单元84的横向尺寸。
应当认识到，本发明的原理不局限于磁电结构，而是也可以用于接触在任意合适的半导体元件或结构上面的导电第一电极，其中半导体元件或结构将第一电极和下面的第二电极分开。根据本发明的另一种示范实施方案，图14说明使用上述各种实施方案形成的电子结构100。电子结构100可以包括电容结构或使用由半导体元件分开的导电电极层的任意其他结构，其中半导体元件包括例如磁电元件、绝缘材料层，或任意其他合适的半导体器件或材料层。
在一种实施方案中，结构100包括在衬底104上面形成的并具有至少一个横向尺寸122的第一电极102。衬底104可以包括在其中已形成导体106的电介质材料。导体106可以包括任意合适的导电材料，例如铝(Al)、铝合金、铜(Cu)、铜合金等。虽然没有显示，但是可以通过例如插塞导体或互连堆叠的一系列导体将导体106电连接到在半导体衬底例如硅衬底中形成的晶体管或其他电子器件或电源。在本发明的可选实施方案中，在任意其他合适的衬底或材料例如导电材料或任意合适的电子器件上面形成第一电极102。
在本发明的一种示范实施方案中，结构100也包括至少半绝缘材料层110，例如氧化物或氮化物材料，以及包括在该至少半绝缘材料层110上面的第二电极108。第二电极108具有比第一电极102的横向尺寸122小的至少一个横向尺寸124。利用上面参考图1-8描述的方法的任意实施方案，第二电极108在其侧壁112由电介质材料114基本包围。在电介质材料114上面布置导电硬掩模116，导电硬掩模116在第二电极108上面并与之电连接。导电硬掩模116具有与第一电极102的横向尺寸122基本相等的至少一个横向尺寸126。导电硬掩模116可以包含参考图4用于形成导电硬掩模42的任意材料。可以在导电硬掩模116和第一电极102的侧壁处布置电介质材料层118，并且电介质材料层118可以使导电硬掩模116与第一电极102绝缘。电介质材料层118或另一个电介质材料层也可以覆盖在导电硬掩模层116上面。可以使用上面描述的用于形成图8和11的通孔56或导体58的任意方法，使导电硬掩模116与在导电硬掩模116上面形成的通孔120或其他导体(没有显示)电连接。
由此，已经描述了与半导体元件上面的电极电连接的方法和结构。该方法和结构利用导电硬掩模，导体硬掩模提供比上面电极的接触区大的接触区(用于通孔或其他导体)而不增加半导体元件的横向尺寸。虽然在前面的发明详述中已经给出了至少一种示范实施方案，但是应当认识到存在大量的变化。还应当认识到示范实施方案只是例子，而不打算以任意方式限制本发明的范畴、应用或配置。而且，前面详述将为本领域技术人员提供实施本发明的示范实施方案的常规路径，应当明白可以不背离附加权利要求书中所陈述的发明范畴而在示范实施方案中所描述的元件的功能和布局上进行各种改变。
权利要求
1.一种与半导体元件上面的电极电连接的结构，该结构包括具有第一横向尺寸的第一电极；在所述第一电极上面的半导体元件；在所述半导体元件上面的第二电极，所述第二电极具有比所述第一电极的所述第一横向尺寸小的第二横向尺寸；在所述第二电极上面的并与所述第二电极电连接的导电硬掩模，所述导电硬掩模具有与所述第一电极的所述第一横向尺寸基本相等的第三横向尺寸；以及与所述导电硬掩模电连接的导电接触元件。
2.根据权利要求1的与半导体元件上面的电极电连接的结构，其中所述半导体元件包括磁电元件，其中所述磁电元件包括磁性隧道结元件或巨磁阻元件的一种。
3.根据权利要求2的与半导体元件上面的电极电连接的结构，所述导电接触元件包括位线，所述结构还包括布置在所述第一电极和所述第二电极下面的数字线。
4.根据权利要求1的与半导体元件上面的电极电连接的结构，所述第一电极具有至少一个侧壁，并且所述结构还包括布置在所述第一电极的所述侧壁附近的隔离体，并且所述导电硬掩模具有至少一个侧壁，其中所述隔离体布置在所述导电硬掩模的所述侧壁附近。
5.根据权利要求1的与半导体元件上面的电极电连接的结构，所述导电硬掩模包括金属，其中所述半导体元件包括至少半绝缘材料层，并且其中所述第一电极、所述至少半绝缘材料层、以及所述第二电极构成电容器件。
6.一种具有多个磁性存储单元的随机存取存储器件，每个磁性存储单元包括具有第一横向尺寸的第一电极，所述第一电极与晶体管电连接；在所述第一电极上面的并与所述第一电极电连接的磁电元件；在所述磁电元件上面的并与所述磁电元件电连接的第二电极，所述第二电极具有比所述第一电极的所述第一横向尺寸小的第二横向尺寸；在所述第二电极上面的并与所述第二电极电连接的导电硬掩模层，所述导电硬掩模层具有与所述第一电极的所述第一横向尺寸基本相等的第三横向尺寸；以及与所述导电硬掩模层电连接的导电接触元件。
7.根据权利要求6的随机存取存储器件，所述磁电元件包括磁性隧道结元件或巨磁阻元件的一种。
8.根据权利要求6的随机存取存储器件，所述结构还包括布置在所述第一电极和所述第二电极下面的数字线。
9.根据权利要求6的随机存取存储器件，所述导电硬掩模和所述第一电极的每一个具有至少一个侧壁，其中结构还包括布置在所述导电硬掩模的所述侧壁和所述第一电极的所述侧壁附近的电介质层。
10.根据权利要求6的随机存取存储器件，所述第一电极具有至少一个侧壁，并且所述结构还包括布置在所述第一电极的所述侧壁附近的隔离体，并且所述导电硬掩模具有至少一个侧壁，其中所述隔离体布置在所述导电硬掩模的所述侧壁附近。
11.一种与半导体结构的上面电极电连接的方法，该方法包括在衬底上面沉积第一电极层；在所述第一电极层上面形成半导体元件；在所述半导体元件上面形成第二电极，使得所述第二电极具有第一横向尺寸；在所述第二电极上面沉积导电硬掩模层，使得所述导电硬掩模层与所述第二电极电连接；将所述导电硬掩模层形成图案以形成具有比所述第二电极的所述第一横向尺寸大的第二横向尺寸的导电硬掩模；去除所述第一电极层的一部分以形成具有与所述导电硬掩模的所述第二横向尺寸基本相等的第三横向尺寸的第一电极；使所述第一电极与所述导电硬掩模绝缘；以及形成与所述导电硬掩模电连接的接触元件。
12.根据权利要求11的与半导体结构的上面电极电连接的方法，形成半导体元件的步骤包括形成磁电元件的步骤，其中形成磁电元件的步骤包括形成磁性隧道结元件或巨磁阻元件的一种的步骤。
13.根据权利要求11的与半导体结构的上面电极电连接的方法，其中在衬底上面沉积第一电极层的步骤包括在包括数字线的电介质区的上面沉积所述第一电极层的步骤，并且其中形成第二电极的步骤包括形成所述第二电极使得所述第二电极覆盖所述数字线的步骤。
14.根据权利要求11的与半导体结构的上面电极电连接的方法，其中形成半导体元件的步骤包括在所述第一电极上面沉积至少半绝缘材料层的步骤。
15.根据权利要求11的与半导体结构的上面电极电连接的方法，形成第二电极的步骤包括在所述半导体元件上面沉积导电材料层；在所述导电材料层上面形成掩模层；将所述掩模层形成图案以暴露所述导电材料层的一部分；刻蚀所述导电材料层的所述暴露部分；以及去除所述掩模层。
16.根据权利要求11的与半导体结构的上面电极电连接的方法，还包括在所述第二电极周围形成绝缘材料的步骤，并且其中在所述第二电极周围形成绝缘材料的步骤包括在所述第二电极上面以及在所述第二电极的至少一个侧壁附近沉积所述绝缘材料；以及去除所述绝缘材料的一部分以暴露所述第二电极的表面。
17.根据权利要求11的与半导体结构的上面电极电连接的方法，沉积导电硬掩模层的步骤包括沉积金属的步骤。
18.根据权利要求11的与半导体结构的上面电极电连接的方法，去除所述第一电极层的一部分的步骤包括刻蚀所述第一电极层的所述一部分的步骤。
19.根据权利要求11的与半导体结构的上面电极电连接的方法，所述导电硬掩模具有至少一个侧壁，其中去除所述第一电极层的一部分的步骤包括刻蚀所述导电硬掩模使得所述导电硬掩模的所述至少一个侧壁是倾斜的步骤。
20.根据权利要求11的与半导体结构的上面电极电连接的方法，所述第一电极包括至少一个侧壁，其中使所述第一电极与所述导电硬掩模绝缘的步骤包括形成在所述第一电极的所述至少一个侧壁附近的隔离体的步骤，并且所述导电硬掩模具有至少一个侧壁，其中形成隔离体的步骤包括形成在所述导电硬掩模的所述至少一个侧壁附近的所述隔离体的步骤。
全文摘要
本发明公开一种与半导体元件的上面电极电连接的结构以及制造这种结构的方法。与上面电极电连接的结构(10)包括具有横向尺寸的第一电极(50)、在第一电极上面的半导体元件(14)、以及在半导体元件上面的第二电极(30)。第二电极(30)具有比第一电极(50)的横向尺寸小的横向尺寸。导电硬掩模(42)覆盖在第二电极上面并且与第二电极电连接。导电硬掩模(42)具有与第一电极的横向尺寸基本相等的横向尺寸。导电接触元件(56)与导电硬掩模电连接。
文档编号H01L21/00GK101048883SQ200580036418
公开日2007年10月3日 申请日期2005年10月25日 优先权日2004年11月18日
发明者布赖恩·R.·布彻, 格雷戈里·W.·格里克威驰, 科利·W.·凯勒, 肯尼斯·H.·史密斯, 理查德·G.·威廉姆斯 申请人:飞思卡尔半导体公司