专利名称：磁阻随机存取存储器器件结构以及用于制造该结构的方法
技术领域：
本发明通常涉及磁电子器件，并且更具体地，涉及磁阻随机存取存储器器件的结构，以及用于制造磁阻随机存取存储器器件的结构的方法，其提供了存储器元件和数位线之间的增强的均匀间隔。
背景技术：
磁电子器件、自旋电子器件和电子自旋器件是关于使用主要由电子自旋引起的效应的器件的同义词。在许多信息器件中使用了磁电子效应，并且其提供了非易失的、可靠的、抗辐射的和高密度的数据存储和恢复。磁阻随机存取存储器(MRAM)器件是公知的磁电子信息器件。
MRAM器件的架构由存储器单元阵列组成。每个存储器单元包括存储器元件(例如，巨磁阻(GMR)元件或者磁隧道结(MTJ)元件)，其通过互连叠层与晶体管电气连通。通过由电流承载导线产生的磁场对存储器元件编程。典型地，两个电流承载导线，“数位线”和“比特线”，配置在交叉点矩阵中，以提供用于对存储器元件编程的磁场。由于数位线通常是在存储器元件下面形成的，由此存储器元件可以磁耦合到数位线，因此使用标准的CMOS处理，形成了典型地将存储器元件耦合到晶体管的互连叠层，其偏离存储器元件。
互连叠层是利用许多个过孔和金属化层形成的。将互连叠层电气耦合到存储器元件的过孔常常被称为MVia。现今用于在MRAM器件中形成MVia的方法常常产生不需要的结果和挑战。例如，MVia常常通过数位线接合焊盘通过互连叠层连接到晶体管，该接合焊盘典型地与数位线同时形成。然而，数位线接合焊盘与数位线同时形成常常导致在数位线接合焊盘上淀积了用于产生数位线的包覆材料。数位线接合焊盘中的包覆材料可能使数位线接合焊盘向存储器元件施加不需要的磁效应。
此外，在MVia之前形成数位线的工艺中，数位线典型地由盖帽层盖帽，该盖帽层用于保护数位线的金属，其通常是铜，防止其自数位线向外扩散，并且抵御随后的处理步骤。这样，MVia的形成可以包括，将阻挡层和铜均厚淀积到介电材料层中形成的过孔空隙空间中，其中数位线形成在该介电材料层中。阻挡层使针对介电材料层的铜扩散最小。在将阻挡层和铜淀积到过孔空隙空间中之后，典型地通过诸如化学机械研磨、电化学机械研磨等工艺，移除在过孔空隙空间外部和盖帽层上面淀积的任何多余的阻挡层和铜。然而，该移除工艺通常导致剩余的盖帽层的粗糙和不均匀的厚度。由于数位线同随后在盖帽层上面形成的存储器元件之间的距离常常被设计为是相对薄的，约为5～1000埃，并且是均匀的，因此这两种现象对随后形成的存储器元件的形成和/或操作均有不利的影响。
而且，在将铜淀积到过孔空隙空间中以形成MVia时，铜盖帽层典型地淀积在铜过孔上面，并且因此淀积在数位线上面，以使来自过孔的铜扩散最小。然而，该盖帽层可能增加数位线和上面的存储器元件之间的距离。这样，需要使相对大量的电流流过数位线，以对存储器元件编程。
因此，理想的是，提供一种磁电子存储器元件结构，和一种用于制造该结构的方法，其导致了数位线和上面的存储器元件之间的均匀的材料厚度。此外，理想的是，提供一种磁电子存储器元件结构，和一种用于制造该结构的方法，其导致了平滑的表面，在该表面上可以淀积存储器元件。而且，通过随后的对本发明的详细描述，结合附图和发明背景，本发明的其他理想特征和特性将是显而易见的。
下面将结合附图描述本发明，在附图中相似的数字表示相似的元件，并且图1～6以截面的形式示意性地说明了根据本发明的示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图7～9以截面的形式示意性地说明了根据本发明的另一示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图10～11以截面的形式示意性地说明了根据本发明的另一示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图12是根据本发明的示例性实施例的半导体结构的截面视图；图13是根据本发明的示例性实施例的金属-绝缘体-金属结构的截面视图；图14是根据本发明的另一示例性实施例的金属-绝缘体-金属结构的截面视图；并且图15是根据本发明的另一示例性实施例的金属-绝缘体-金属结构的截面视图。
具体实施例方式
下面的本发明的详细描述在本质上仅是示例性的，并非限制本发明或者本发明的应用和使用。而且，前面的发明背景或者下面的本发明的详细描述中给出的任何理论，不具有约束的目的。
现在转到附图，图1～6说明了根据本发明的一个示例性实施例的用于制造MRAM器件结构的方法，该方法利用阻挡层作为平面化停止层。图1是部分制造的MRAM器件阵列的存储器单元10的截面视图。为了便于讨论，仅说明了MRAM器件的一个存储器单元10。然而，应当理解，MRAM器件可由多个存储器单元10构造。根据公知的标准CMOS工艺，过孔16和金属化层18的互连叠层被形成为基板(未示出)上面的线和叠层的形式，并且典型地在一个或多个介电材料14中形成，以提供关于包括存储器单元10的存储器器件阵列的互连。如此处使用的，术语“层”意味着一个层或者多个子层的组合。互连叠层12的形成方法为，执行介电材料的分层、掩蔽和刻蚀，并且以公知的方式淀积所有金属。互连叠层12的最末的部分，此处确认为“底部”过孔20，或者“BVia”，由过孔盖帽，该过孔在此处被确认为“存储器”过孔或MVia，其电气连接到存储器单元，如下文更加详细讨论的。
存储单元10可以进一步包括第一盖帽层22，其淀积在BVia 20上面，用于使来自过孔的金属(优选地是铜)的扩散最小。第一介电材料层24可以安置在第一盖帽层22和/或介电材料14和BVia 20上面。第一介电材料层24可以包括任何适当的介电材料，例如，硅酸四乙酯源二氧化硅(TEOS)、氯化硅酸四乙酯源二氧化硅(FTEOS)、等离子体增强氮化物(PEN)、氟化玻璃、旋涂玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等。然后可使用任何适当的公知工艺形成数位线26，诸如嵌入工艺、减成工艺、或者任何其他的适当的工艺，以便于至少部分地将其安置在第一介电材料层24中。数位线26被制造为垂直图1的平面延伸，并且典型地由任何适当的电传导材料形成，其在此处被称为第一传导材料28，诸如铝(Al)、铝合金、铜(Cu)和铜合金。优选地，第一传导材料28包括铜。
在本发明的一个实施例中，可以在淀积第一传导材料28之前淀积材料的包覆和/或阻挡层30。包覆层用于将向数位线26施加电流时生成的磁通量集中。阻挡层用于改善第一传导材料28的粘附性，并且用作阻挡第一传导材料28和包覆层材料的扩散的阻挡物。阻挡层可以包括钽(Ta)、氮化钽(TaN)或者任何其他的适当材料。包覆材料可以包括镍-铁合金或者具有高磁导率的其他的相似材料。
在形成数位线26之后，可以使用任何适当的传统淀积工艺，在数位线26和第一介电材料层24上面淀积第二盖帽层32。第二盖帽层可以包括任何适当的材料，其可以用作阻挡数位线26的金属扩散的阻挡物，并且保护材料抵御随后的处理。该材料的示例包括等离子体增强氮化物(PEN)、氮化硅(Si3N4)、氮化铝(AlN)、氧氮化硅(SiOXNY)或者任何其他的适当材料。可选地，在第二盖帽层32上面淀积第二介电材料层34。第二介电材料层34可由上文所述的用于形成第一介电材料层24的任何材料形成。盖帽层32，以及可选地，第二介电材料层34，可以具有适用于保护数位线26中的材料并且使其扩散最小的任何厚度。然而，优选地，使盖帽层32以及可选的第二介电材料层34的厚度最优化，由此使数位线26同随后在数位线26上面形成的存储器元件之间的距离最小，并且是基本上均匀的。
现在参考图2，使用标准的掩蔽和刻蚀技术，适当地构图和刻蚀第二介电材料34、第二盖帽层32、第一介电材料层24和第一盖帽层22，以在互连叠层12上面形成过孔空隙空间36，并且暴露互连叠层12的表面38。如图3中说明的，在第二盖帽层32和可选的第二介电材料层34上面，以及在过孔空隙空间36中，通过均厚淀积，淀积阻挡层40。然后通过均厚淀积，淀积第二传导材料42，以填充过孔空隙空间36。第二传导材料42可以包括任何适当的传导材料，诸如金属或者多种金属的组合或层，并且优选地包括铜。阻挡层40用于改善过孔空隙空间36中的第二传导材料42的粘附性，并且还用作阻挡第二传导材料扩散的阻挡物。阻挡层40可以包括适用于形成阻挡层的任何传导材料，例如，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、或者该材料的层的组合，诸如TaN和Ta的层。此外，阻挡层40足够厚，由此阻挡层40用作阻挡第二传导材料42扩散的阻挡物；然而，由于数位线26上面的阻挡层40的部分随后未被移除，如下文更加详细讨论的，因此优选地，使阻挡层40的厚度最小，以使数位线26和后继形成的存储器元件之间的距离最小，亦如下文更加详细讨论的。在本发明的一个实施例中，阻挡层40具有约5nm～约100nm的厚度。在本发明的优选实施例中，阻挡层40具有约20nm～50nm的厚度。
参考图4，在淀积第二传导材料42之后，可以通过任何适当的技术，诸如化学机械研磨(CMP)、电化学机械研磨(ECMP)、刻蚀等，移除阻挡层40、第二盖帽层32和可选的第二介电材料34上面的任何多余的第二传导材料42，以形成MVia 44。阻挡层40除了如上文所述用作阻挡层之外，还用作移除工艺的停止层。在本发明的一个实施例中，研磨液、刻蚀剂或者用于移除第二传导材料42的其他移除液体的化学性质可被构造为提供关于阻挡层40的选择性。构造移除液体以具有所需的选择性，在半导体工业中是公知的，并且将不再进一步讨论。因此，当第二传导材料42包括铜时，移除液体可被构造为，使得在高于阻挡层的移除速率下移除铜。在本发明的另一实施例中，阻挡层40可由提供用于停止或减缓移除工艺的终点信号的材料形成。因此，在基本上移除了第二盖帽层32和可选的第二介电材料34上面的所有多余的铜，并且使阻挡层40基本上完好的时候，可以终止移除工艺。阻挡层40，除了用作移除停止层以外，还提供了基本上平坦的表面，随后可以在该表面上淀积存储器元件，如下文更加详细讨论的。
转到图5，在移除了多余的第二传导材料42之后，可以通过均厚淀积，将存储器元件层46淀积在阻挡层40和MVia 44上面。存储器元件层46可以包括形成存储器元件的材料层，诸如MJT元件、GMR元件、磁传感器等。为了便于描述，将参考MJT元件的形成描述存储器元件层46。特别地，存储器元件层46可以包括第一磁层和第二磁层，其均利用磁材料，诸如钴铁(CoFe)、镍铁(NiFe)或者镍铁钴(NiFeCo)。第一磁层用作硬磁层，其中的磁化是钉扎的或者固定的，而第二磁层中的磁化方向是在两个磁状态之间自由切换的。夹在第一和第二磁层之间的隧道阻挡层使用非传导的非磁材料，例如，氧化铝。此外，存储器元件层46可以包括一个或多个传导材料层，其与磁层相邻并且用作后继形成的存储器元件的传导电极。
电极层48淀积在存储器元件层46上面。电极层48典型地具有约100～约4000埃的厚度。电极层48可由任何适当的电传导材料形成。优选地，电极层48由Ta、W、Ti、Al、TaN或者其组合或合金形成。更优选地，电极层由Ta形成。
参考图6，随后使用公知的标准掩蔽和刻蚀技术，构图和刻蚀电极层48，以形成电极52。电极52具有定义了存储器元件层46的有源区54的横向尺寸的横向尺寸。如此处使用的，术语“横向尺寸”是利用图6的坐标系统56的x和y轴测量的尺寸。因此，如图6中说明的，存储器元件50是在数位线26上面和电极52下面形成的。安置在数位线26和存储器元件50之间的层，即，阻挡层40、可选的介电材料层34和第二盖帽层32，具有如下的厚度，即其基本上不会干扰存储器元件50和数位线26的磁耦合。应当认识到，在该实施例中，阻挡层40可以用作存储器元件50的底电极或下电极。
还可以使用标准的掩蔽和刻蚀技术构图和刻蚀存储器元件层46和阻挡层40。在本发明的优选实施例中，在电极52形成之后，构图和刻蚀存储器元件层46和阻挡层40。然而，应当理解，电极52可以在存储器元件层46和阻挡层40的构图和刻蚀之后形成，尽管应认识到，存储器元件层46和阻挡层40的构图和刻蚀可以包括电极层48的最初的同时构图和刻蚀。如图6中说明的，存储器元件层46可被刻蚀为，其基本上覆盖MVia 44。这样，存储器元件层46用作盖帽层，用于使来自MVia 44的第二传导材料42的扩散最小，并且还保护MVia 44中的传导材料，抵御后继的刻蚀工艺中可能使用的腐蚀性液体。在本发明的优选实施例中，存储器元件层46完整地覆盖MVia 44，并且充分地延伸越过MVia 44，以允许在构图过程中或者在后继的刻蚀工艺过程中可能导致的任何失准。
应当认识到，在该实施例中，可选的第二介电材料层34，或者在不存在可选的第二介电材料层34时，第二盖帽层32，可被构造为用作阻挡层40经历标准的刻蚀技术的刻蚀停止。例如，第二介电材料层34，或第二盖帽层32，可由对特定的刻蚀化学性质具有选择性的材料形成，或者，第二介电材料层34，或第二盖帽层32，可由提供用于停止或减缓刻蚀工艺的终点信号的材料形成。这样，第二介电材料层34，或第二盖帽层32，可以包括数位线26或者可选的第二介电材料层34和第二盖帽层32下面的任何其他的器件或层，抵御刻蚀工艺。
还应当认识到，本发明的多种实施例通过利用阻挡层作为上面的存储器元件的底电极，利用了存在的传导材料层。此外，如果未移除相对薄的阻挡层并且将其用作移除停止层，则不再需要其中终止移除工艺的厚的介电材料层。这样，相比于存在较厚的介电材料层的可能情况，可以将存储器元件制造为与数位线更加接近。被制造为具有较小尺寸的数位线允许制造具有较小尺寸并且因此具有改善的宽长比的MVia。而且，第二盖帽层32和可选的第二介电材料层34可被制造为薄的，并且在淀积工艺参数允许的情况下尽可能均匀。这可以导致MRAM器件中的改善的磁存储器元件的切换分布，并且可以允许存储器单元比例缩放至未来的更小的几何尺寸和间距。
图7～9说明了根据本发明的另一示例性实施例的用于制造磁电子存储器元件结构的方法。该方法开始于上文参考图1和2描述的步骤，由此形成了具有过孔空隙空间36的存储器元件100。为了便于讨论，在图7～9中仅说明了MRAM器件的一个存储器单元100。然而，应当理解，MRAM器件可由多个存储器单元100构造。存储器单元100与存储器单元10相似，其中相似的参考数字表示相似的元件。
现在参考图7，在形成过孔空隙空间36之后，通过均厚淀积，在第二盖帽层32和可选的第二介电材料层34上面，并且在孔空隙空间36中，淀积传导阻挡层102。阻挡层102可以包括适用于形成阻挡层的任何传导材料，诸如，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、或者该材料的层的组合，诸如TaN和Ta的层。此外，阻挡层102可以具有任何适当的厚度，其可以取决于或者不取决于用于形成阻挡层102的材料；然而，由于数位线26上面的阻挡层102的部分随后未被移除，如下文更加详细讨论的，因此优选地，使阻挡层102的厚度最小，以使数位线26和后继形成的存储器元件之间的距离最小，亦如下文更加详细讨论的。
然后可以全局淀积填充材料104，用于填充过孔空隙空间36。填充材料104可以包括任何适当的材料、材料组合或者材料层，其不需要使用盖帽层防止扩散和/或保护填充材料以防止随后处理引起的腐蚀或劣化。在本发明的一个实施例中，填充材料104可由介电材料形成，例如，TEOS、高密度等离子体TEOS(HDPTEOS)、硼磷掺杂TEOS(BPTEOS)、硼磷硅玻璃(BPSG)、旋涂玻璃、等离子体增强氮化钨(PEN)、氟化玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等，或者其组合。在本发明的另一实施例中，填充材料104可以包括金属，诸如钨，其不需要盖帽层防止扩散和/或由随后的处理引起的劣化。
现在转到图8，在淀积填充材料104之后，可以通过任何适当的技术，诸如CMP、ECMP、刻蚀等，移除阻挡层102、第二盖帽层32和可选的第二介电材料34上面的任何多余的填充材料104，以形成MVia 106。如上文关于阻挡层40所描述的，阻挡层102用作移除工艺的停止层。在本发明的一个实施例中，研磨液、刻蚀剂或者用于移除填充材料104的其他移除液体的化学性质可被构造为提供关于阻挡层102的选择性。构造移除液体以具有所需的选择性，在半导体工业中是公知的，并且将不再进一步讨论。因此，当填充材料104包括电介质时，移除液体可被构造为，使得在高于阻挡层102的移除速率下移除电介质。在本发明的另一实施例中，阻挡层102可由提供用于停止或减缓移除工艺的终点信号的材料形成。因此，在基本上移除了第二盖帽层32和可选的第二介电材料34上面的所有多余的填充材料104，并且使阻挡层102基本上完好的时候，可以终止移除工艺。阻挡层102，除了用作移除停止层以外，还提供了基本上平坦的表面，随后可以在该表面上淀积额外的存储器元件。
现在参考图9，在移除多余的填充材料104之后，可以通过均厚淀积，将存储器元件层46淀积在阻挡层102和MVia 106上面。可以将电极层48淀积在存储器元件层46上面。适用于电极层48和存储器元件层46的材料与前面讨论的相似。随后可以使用标准掩蔽和刻蚀技术，构图和刻蚀电极层48，以形成电极52。因此，如图9中说明的，存储器元件50，其由存储器元件层46的有源区54定义，是在数位线26上面和电极52下面形成的。安置在数位线26和存储器元件50之间的层，即，阻挡层102、可选的介电材料层34和第二盖帽层32，具有如下的厚度，即其基本上不会干扰存储器元件50和数位线26的磁耦合。应当认识到，在该实施例中，阻挡层102可以用作存储器元件50的底电极或下电极。
然后可以使用标准的掩蔽和刻蚀技术构图和刻蚀存储器元件层46。在存储器元件层46的构图和刻蚀过程中，还可以构图和刻蚀阻挡层102。在本发明的优选实施例中，在电极层48的构图和刻蚀之后，构图和刻蚀存储器元件层46，并且可选地构图和刻蚀阻挡层102。然而，应当理解，电极52可以在存储器元件层46和阻挡层102的构图和刻蚀之后形成，尽管应认识到，存储器元件层46的构图和刻蚀可以包括电极层48的最初的同时构图和刻蚀。如图9中说明的，由于填充材料104不需要盖帽层，因此不必刻蚀存储器元件层46，由此其基本上覆盖或者甚至部分覆盖MVia 106。这样，相比于存储器元件层46用作用于MVia 106的盖帽层并且因此在MVia 106上面自存储器元件50延伸并且越过MVia 106以允许构图或随后的刻蚀过程中的失准的情况，存储器单元100可以具有较小的横向尺寸。此外，电极52，以及存储器元件50，可以具有较大的横向尺寸，同时不会增加存储器单元100的横向尺寸，这是因为，不需要用于支持必须延伸越过MVia 106以保护MVia 106的存储器元件层或者其他的盖帽层的阻挡层102上面的面积。
图10和11说明了根据本发明的另一示例性实施例的用于制造磁电子存储器元件结构的方法。该方法开始于上文参考图1和2描述的步骤，由此形成了具有过孔空隙空间36的存储器元件150。为了便于讨论，在图10～11中仅说明了MRAM器件的一个存储器单元150。然而，应当理解，MRAM器件可由多个存储器单元150构造。存储器单元150与存储器单元10相似，其中相似的参考数字表示相似的元件。
现在参考图10，在形成过孔空隙空间36之后，通过均厚淀积，在第二盖帽层32和可选的第二介电材料层34上面，并且在孔空隙空间36中，淀积传导阻挡层152。阻挡层152可以包括任何传导材料，并且具有任何适当的厚度，如上文关于图3的阻挡层40或图7的阻挡层102的形成所描述的。
然后可以通过均厚淀积，在阻挡层152上面，并且在孔空隙空间36中，淀积存储器元件层154。存储器元件层154可以包括如上文关于图5的存储器元件层46所描述的任何结构和任何材料。然后可以在存储器元件层154上面淀积电极层156。如同上文参考图5描述的适用于形成电极层48的情况，电极层156可由任何材料形成，并且可以具有任何厚度。
然后使用标准的掩蔽和刻蚀技术构图和刻蚀电极层156，由此，如图11所说明的，形成了电极158。而且，使用标准的掩蔽和刻蚀技术构图和刻蚀存储器元件层154。在本发明的优选实施例中，在电极层156的构图和刻蚀之后，构图和刻蚀存储器元件层154。然而，应当理解，可替换地，可以在存储器元件层154的构图和刻蚀之后，构图和刻蚀电极层156，尽管应当认识到，存储器元件层154的构图和刻蚀可以包括电极层156的最初的同时构图和刻蚀。在电极层156和/或存储器元件层154的刻蚀过程中，可能移除了填充过孔空隙空间36的部分材料，但是该刻蚀优选地未移除过孔空隙空间36中的所有材料。这样，BVia 20未被暴露并且保持由刻蚀之后剩余的孔空隙空间36中的材料保护。
应当认识到，在本发明的该示例性实施例中，未利用用于移除阻挡层152上面淀积的传导或填充材料的单独的移除步骤。相反地，这是与电极层156和/或存储器元件层154的构图同时完成的。因此，通过消除移除步骤，可以简化存储器单元150的制造，并且可以增加产量。此外，应当认识到，由于过孔空隙空间36中的材料不需要盖帽层，因此不必刻蚀存储器元件层15，由此其基本上覆盖过孔空隙空间36中的材料，并且延伸越过过孔空隙空间36，以允许构图或者随后的刻蚀过程中的失准。这样，相比于存储器元件层154用作过孔空隙空间36中的材料的盖帽层的情况，存储器单元150可以具有更小的横向尺寸。
应当理解，本发明的原理不限于磁电子结构，而且还可用于出于其他目的利用阻挡层的其他的半导体器件结构。例如，根据本发明的示例性实施例，图12说明了电子结构200，其可以包括使用上文描述的多种实施例方法形成的精确电阻器、局部互连结构等。电子结构200包括第一介电材料层202或者介电材料层的组合，其中形成了至少两个互连叠层204。第二介电材料层206位于第一介电材料层202上面。在第二介电材料层206中形成了空隙空间208，用于暴露互连叠层204的表面210。空隙空间208可以是任何适当的空隙空间，例如，过孔或沟槽。
通过均厚淀积，在空隙空间208中，并且在第二介电材料层206上面，淀积阻挡层212，使其具有任何适当的厚度。阻挡层212可以包括适用于形成阻挡层的任何传导材料，例如，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、或者该材料的层的组合，诸如TaN和Ta的层。此外，阻挡层212可以具有适用于特定应用的任何厚度，该厚度可以取决于或者不取决于用于形成阻挡层212的材料。
在本发明的一个实施例中，随后可以通过均厚淀积，在阻挡层212上面淀积填充材料214，以填充空隙空间208。填充材料214可以包括适用于所需应用的任何材料。在本发明的一个实施例中，填充材料214可以包括传导材料，诸如铜或钨，由此空隙空间208中的填充材料214用作导线。在本发明的另一实施例中，填充材料214可由介电材料形成，例如，TEOS、高密度等离子体TEOS(HDPTEOS)、硼磷掺杂TEOS(BPTEOS)、硼磷硅玻璃(BPSG)、旋涂玻璃、等离子体增强氮化钨(PEN)、氟化玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等，或者其组合。在本发明的另一实施例中，空隙空间208未完整地或部分地由填充材料填充，而是由随后在阻挡层212上面淀积的任何其他材料填充。因此，在这些实施例中，阻挡层212可以用作两个互连叠层204之间的电阻器，或者用作用于电气耦合互连叠层204的局部互连。
根据本发明的另一示例性实施例，图13说明了电子结构250，其可以包括使用上文描述的多种实施例的方法形成的金属-绝缘体-金属(MIM)电容器。电子结构250包括第一介电材料层252或者介电材料层的组合，其中形成了互连叠层的过孔、金属互连线或者任何其他的适当的导线254。第二介电材料层256位于第一介电材料层252上面。在第二介电材料层256中形成了过孔空隙空间258，用于暴露导线254的表面270。
通过均厚淀积，在过孔空隙空间258中，并且在第二介电材料层256上面，淀积阻挡层260，使其具有任何适当的厚度。阻挡层260可以包括适用于形成阻挡层的任何传导材料，例如，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、或者该材料的层的组合，诸如TaN和Ta的层。此外，阻挡层260可以具有任何适当的厚度，该厚度可以取决于或者不取决于用于形成阻挡层260的材料。
在本发明的一个实施例中，随后通过均厚淀积，在阻挡层260上面淀积填充材料262，以填充过孔空隙空间258。填充材料262可以包括任何适当的材料。在本发明的一个实施例中，填充材料262可以包括传导材料，诸如铜或钨，由此过孔空隙空间258中的填充材料262用作导线。在本发明的另一实施例中，填充材料262可由介电材料形成，例如，TEOS、高密度等离子体TEOS(HDPTEOS)、硼磷掺杂TEOS(BPTEOS)、硼磷硅玻璃(BPSG)、旋涂玻璃、等离子体增强氮化钨(PEN)、氟化玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等，或者其组合。在淀积填充材料262之后，通过任何适当的移除工艺，诸如CMP、ECMP、刻蚀等，移除阻挡层260和第二介电材料层256上面的任何多余的填充材料262。如参考图4的阻挡层40描述的，阻挡层260用作移除工艺的停止层。然后可以通过均厚淀积，在阻挡层260上面淀积绝缘材料层264，并且可以在绝缘材料层264上面淀积传导电极材料层266。在本发明的另一实施例中，过孔空隙空间258未由填充材料填充，而是相反地，在淀积阻挡层260之后，通过均厚淀积，在阻挡层260上面，并且在过孔空隙空间258中，淀积绝缘材料层264，随后淀积传导电极材料层266。
然后构图和刻蚀传导电极材料层266以形成电极268。而且，可以使用标准的掩蔽和刻蚀技术，同时地或单独地构图和刻蚀绝缘材料层264和(可选地)阻挡层260。在本发明的一个实施例中，绝缘材料层264可被构图和刻蚀为，其用作过孔空隙空间258中的填充材料262的盖帽层。在本发明的另一实施例中，绝缘材料层264可被构图和刻蚀为，其不在填充材料262上面延伸，或者仅部分地在填充材料262上面延伸。如图13所说明的，阻挡层260可以用作MIM结构250的下传导电极，其还将MIM结构250电气耦合到导线254。
图14说明了根据本发明的另一实施例的MIM结构300。MIM结构300与MIM结构250相似，其具有第一介电材料层252或者介电材料层的组合，其中形成了导线254。第二介电材料层256位于第一介电材料层252上面。在第二介电材料层256中形成了过孔空隙空间258，用于暴露导线254的表面270。
可以通过均厚淀积，在过孔空隙空间258中，并且在第二介电材料层256上面，淀积阻挡层302，使其具有任何适当的厚度。阻挡层302可以包括适用于形成阻挡层的任何传导材料，例如，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、或者该材料的层的组合，诸如TaN和Ta的层。此外，阻挡层302可以具有任何适当的厚度，该厚度可以取决于或者不取决于用于形成阻挡层302的材料。
在本发明的一个实施例中，在淀积阻挡层302之后，可以通过均厚淀积，淀积传导填充材料308，用于填充过孔空隙空间258。传导填充材料308可以包括任何适当的传导材料，诸如铜或钨，由此过孔空隙空间258中的传导填充材料308用作导线。在淀积传导填充材料308之后，通过任何适当的移除工艺，诸如CMP、ECMP、刻蚀等，移除阻挡层302和第二介电材料层256上面的任何多余的传导填充材料308。如参考图4的阻挡层40描述的，阻挡层302用作移除工艺的停止层。
然后可以通过均厚淀积，淀积第一传导电极层304，随后通过均厚淀积，淀积绝缘材料层306和第二传导电极层310。第一和第二传导电极层304和310可以包括任何适当的传导材料，诸如上文关于图13的传导电极材料层266的形成所描述的材料。绝缘材料层306可以包括上文描述的用于形成图3的绝缘材料层264的任何材料。
在本发明的另一实施例中，过孔空隙空间258未由传导填充材料308填充，而是相反地，在淀积阻挡层302之后，通过均厚淀积，在阻挡层302上面，并且在过孔空隙空间258中，淀积第一电极层304。在淀积第一电极层304之后，淀积绝缘材料层306和第二电极层310。
然后可以使用标准的掩蔽和刻蚀技术构图和刻蚀第二电极层310，以形成电极312。还可以使用标准的掩蔽和刻蚀技术，同时地或单独地构图和刻蚀绝缘材料层306、第一电极层304和阻挡层302。在本发明的优选实施例中，在电极312形成之后，构图和刻蚀绝缘材料层306、第一电极层304和阻挡层302。然而，应当理解，可以在绝缘材料层306、第一电极层304和/或阻挡层302的构图和刻蚀之后形成电极312，尽管应当认识到，绝缘材料层306、第一电极层304和/或阻挡层302的构图和刻蚀可以包括第二电极层310的最初的同时构图和刻蚀。
如图14中说明的，可以将第一电极层304，以及可选地，绝缘材料层306，刻蚀为基本上覆盖过孔空隙空间258。这样，当过孔空隙空间258由传导填充材料308填充时，第一电极层304可以用作盖帽层，以使来自过孔空隙空间258的传导填充材料308的扩散最小，并且还保护传导填充材料308，抵御在随后的刻蚀工艺中可能使用的腐蚀液体。因此，在本发明的一个实施例中，第一电极层304完全覆盖传导填充材料308，并且充分地延伸越过过孔空隙空间258，以允许在构图过程中或者随后的刻蚀工艺过程中可能导致的任何失准。在本发明的另一实施例中，当第一电极层304不用作盖帽层时，第一电极层304可被构图和刻蚀为，其不在过孔空隙空间258上延伸，或者仅部分地在过孔空隙空间258上延伸。
图15说明了根据本发明的另一实施例的MIM结构350。MIM结构350与MIM结构250相似，其具有第一介电材料层252或者介电材料层的组合，其中形成了导线254。第二介电材料层256位于第一介电材料层252上面。第二导线252，例如，数位线或比特线，被安置在第二介电材料层256中，由此第二导线352垂直于图15的平面。第二导线352可通过任何适当的传统技术形成，例如，嵌入工艺、减成工艺。绝缘材料层354淀积在第二介电材料层256和第二导线352上面。然后在第二介电材料层256和绝缘材料层354中形成空隙空间356，以暴露导线254的表面270。空隙空间356可以具有任何适当的形状，例如，过孔形状或沟槽形状。
然后可以通过均厚淀积，在空隙空间356中，并且在绝缘材料层354上面，淀积阻挡层358。阻挡层358可以包括适用于形成阻挡层的任何传导材料，诸如上文描述的用于形成图14的阻挡层302的材料。此外，阻挡层358可以具有任何适当的厚度，该厚度可以取决于或者不取决于用于形成阻挡层358的材料。因此，如图15中说明的，导线352、绝缘材料层354和阻挡层358形成了金属-绝缘体-金属结构，阻挡层358用作MIM结构350的上电极或顶电极，其还将MIM结构350电气耦合到导线254。
在本发明的一个实施例中，然后可以通过均厚淀积，在阻挡层358上面淀积填充材料340，以填充过孔空隙空间356。填充材料340可以包括任何适当的材料。在本发明的一个实施例中，填充材料340可以包括传导材料，诸如铜或钨，由此过孔空隙空间356中的填充材料340用作导线。在本发明的另一实施例中，填充材料340可由介电材料形成，例如，TEOS、高密度等离子体TEOS(HDPTEOS)、硼磷掺杂TEOS(BPTEOS)、硼磷硅玻璃(BPSG)、旋涂玻璃、等离子体增强氮化钨(PEN)、氟化玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等，或者其组合。在另一实施例中，填充材料340可以包括在阻挡层358上面淀积的用于形成另一器件结构(未示出)的任何材料。
在淀积填充材料356之后，可以通过任何适当的移除工艺，诸如CMP、ECMP、刻蚀等，移除阻挡层358和绝缘材料层354上面的任何多余的填充材料356。如参考图4的阻挡层40描述的，阻挡层358用作移除工艺的停止层。
因此，提供了磁阻随机存取存储器(MRAM)器件结构，以及用于制造该结构的方法，其利用阻挡层提供存储器元件和数位线之间的增强的均匀间距。此外，提供了利用空隙空间中存在的阻挡层的，不同于MRAM器件的半导体结构。尽管在前面的发明详细描述中已给出了至少一个示例性实施例，但是应当认识到，还存在大量的变化方案。还应当认识到，该示例性实施例仅是示例，并非以任何方式限制本发明的范围、应用性或配置。相反地，前面的详细描述将为本领域的技术人员提供用于实现本发明的示例性实施例的传统方案，应当理解，在不偏离所附权利要求中阐述的本发明的范围的前提下，可以对示例性实施例中描述的元件的功能和配置进行多种修改。
权利要求
1.一种用于制造磁电子存储器元件结构的方法，该方法包括制造互连叠层，其与至少一个晶体管电气连通；形成数位线，其至少部分地安置在第一介电材料层中，所述第一介电材料层位于所述互连叠层上面；刻蚀所述第一介电材料层中的空隙空间，以暴露所述互连叠层；淀积传导阻挡层，其具有第一部分和第二部分，所述传导阻挡层的所述第一部分位于所述数位线上面，并且所述传导阻挡层的所述第二部分安置在所述空隙空间中并且与所述互连叠层电气连通；在所述传导阻挡层的所述第一部分上面形成磁存储器元件层；在所述磁存储器元件层上面淀积电极层；构图和刻蚀所述电极层，以在所述数位线上面形成电极；以及构图和刻蚀所述磁存储器元件层。
2.权利要求1的用于制造磁电子存储器元件结构的方法，淀积所述传导阻挡层的步骤包括如下步骤淀积包括钽、氮化钽、钛、氮化钛、钨和氮化钨中至少一种材料的层。
3.权利要求1的用于制造磁电子存储器元件结构的方法，进一步包括如下步骤在形成磁存储器元件层的步骤之前，在所述传导阻挡层的所述第一部分和所述第二部分上面淀积填充材料。
4.权利要求1的用于制造磁电子存储器元件结构的方法，在所述传导阻挡层的所述第一部分上面形成磁存储器元件层的步骤进一步包括如下步骤在所述传导阻挡层的所述第二部分上面，并且在所述空隙空间中，形成所述磁存储器元件层。
5.权利要求1的用于制造磁电子存储器元件结构的方法，进一步包括如下步骤在形成所述数位线的步骤之后，在所述数位线上面淀积盖帽层。
6.权利要求1的用于制造磁电子存储器元件结构的方法，进一步包括如下步骤在形成所述数位线的步骤之后，在所述数位线上面淀积第二介电材料层，所述第二介电材料层用作构图和刻蚀所述磁存储器元件层的步骤过程中的刻蚀停止。
7.权利要求1的用于制造磁电子存储器元件结构的方法，其中在构图和刻蚀所述磁存储器元件层的步骤之前，执行构图和刻蚀所述电极层以在所述数位线上面形成电极的步骤。
8.一种磁电子存储器元件单元结构，包括互连叠层；第一介电材料层，其位于所述互连叠层上面；数位线，其至少部分地安置在所述第一介电材料层中；连续的传导阻挡层，其具有第一部分和第二部分，所述第一部分安置在所述数位线上面，并且第二部分安置在所述第一介电材料层中形成的过孔中，其中所述第二部分电气耦合到所述互连叠层；磁存储器元件层，其具有位于所述阻挡层的所述第一部分上面并且磁耦合到所述数位线的第一部分；和电极，其安置在所述磁存储器元件层和所述数位线上面。
9.权利要求8的磁电子存储器元件单元结构，进一步包括填充材料，其安置在所述传导阻挡层的所述第二部分上面，并且安置在所述过孔中。
10.权利要求8的磁电子存储器元件单元结构，其中所述磁存储器元件层具有第二部分，其安置在所述传导阻挡层的所述第二部分上面，并且安置在所述过孔中。
11.权利要求8的磁电子存储器元件单元结构，所述传导阻挡层包括钽、氮化钽、钛、氮化钛、钨和氮化钨中的至少一种材料。
12.权利要求8的磁电子存储器元件单元结构，进一步包括盖帽层，其位于所述数位线上面。
13.权利要求8的磁电子存储器元件单元结构，进一步包括第二介电材料层，其位于所述数位线和所述第一介电材料层上面。
14.一种半导体器件结构，包括介电材料层，其中形成了第一空隙空间；连续的传导阻挡层，其具有第一部分和第二部分，其中所述第一部分安置在所述空隙空间中并且电气耦合到安置在所述空隙空间之外的传导材料，并且其中所述第二部分安置在所述介电材料层上面；和半导体结构，其被安置为远离所述阻挡层的所述第一部分，并且电气耦合到所述阻挡层的所述第二部分。
15.权利要求14的半导体器件结构，其中所述半导体结构包括所述传导阻挡层的第三部分，其安置在由所述介电材料层形成的第二空隙空间中，所述传导阻挡层的所述第三部分与所述传导阻挡层的所述第二部分集成。
16.权利要求14的半导体器件结构，其中安置在所述空隙空间之外的所述传导材料包括互连叠层。
17.权利要求14的半导体器件结构，进一步包括填充材料，其位于所述传导阻挡层的所述第一部分上面，并且安置在所述空隙空间中。
18.权利要求14的半导体器件结构，其中所述半导体结构包括所述传导阻挡层的所述第一部分上面的绝缘层，以及所述绝缘层上面的第一金属电极层。
19.权利要求14的半导体器件结构，所述半导体结构包括数位线，其安置在所述传导阻挡层的所述第二部分下面的所述介电材料层中，所述半导体结构还包括绝缘材料，其安置在所述数位线和所述传导阻挡层的所述第二部分之间。
20.权利要求14的半导体器件结构，所述传导阻挡层包括钽、氮化钽、钛、氮化钛、钨和氮化钨中的至少一种材料。
全文摘要
提供了磁电子存储器元件结构和用于制造该结构的方法，其使用阻挡层作为材料移除停止层。该方法包括形成数位线(26)，其至少部分地安置在介电层(24)中。介电材料层位于互连叠层上面。淀积传导阻挡层(40、42)，其具有第一部分(40)和第二部分(42)。第一部分位于数位线上面，而第二部分安置在空隙空间中并且与互连叠层电气连通。在第一部分上形成存储器元件层(46)，并且在存储器元件层上面淀积电极层(48)。然后构图和刻蚀电极层和存储器元件层。
文档编号H01L21/00GK101048851SQ200580036437
公开日2007年10月3日 申请日期2005年9月30日 优先权日2004年10月27日
发明者米切尔·T·利恩, 马克·A·迪尔拉姆, 托马斯·V·迈克斯纳, 洛伦·J·怀斯 申请人:飞思卡尔半导体公司