专利名称：非易失性半导体存储装置的制作方法
技术领域：
本发明涉及非易失性半导体存储装置，特别涉及能够写入/擦除数据的 闪存等非易失性半导体存储装置。
背景技术：
闪存是一种能将所写入的数据在瞬间全部擦除的非易失性半导体存储 装置，目前，除了计算机以外，还被广泛用作移动终端等各种机器的数据 存储装置。闪存具有将多个存储单元由位线和字线连接的阵列结构，作为其连接方式一般公知有NOR型或NAND型等。数据被写入由位线和字线 选择的存储单元，被写入的数据可以从由位线和字线选择的存储单元读出 或擦除。例如，单个存储单元可以是如下构造在内部形成了作为源极区域和 漏极区域的扩散层的半导体基板上，通过栅极绝缘膜形成浮栅，在该浮栅 上具有通过绝缘膜形成控制栅的叠层栅型存储晶体管。在该存储单元中， 由储存在浮栅中的电荷来存储数据，所述浮栅被配置在靠近半导体基板一 侧。即，当在控制栅上施加电压时，在浮栅中未储存电荷的状态下，存储 单元的阈值较低，在浮栅中注入并储存了电荷的状态下，存储单元的阈值 变高，因此利用这两种状态的阈值差来存储数据。作为向浮栅注入电荷的方法，例如公知有沟道热电子(channel hot electron)注入等方法，即在源极区域和漏极区域之间的沟道区域，将在 橫向电场中加速了的热电子由栅极电场注入到浮栅中。另外，作为被注入 浮栅的电荷的释放方法，例如公知有FN隧道释放等方法，即通过在半 导体基板上施加正电压或者施加负电压使FN (Fowler-Nordheim)隧道电 流流动，从而拔除浮栅内的电荷。但是，该闪存如前所述目前被利用在各种各样的机器上，增加其数据存储容量自不必说，使存储器装置自身小型化也是重要课题。对于该课 题，例如有人提出了以提高存储单元的集成度为主要目的在其阵列配置上 下功夫的提案(参照专利文献1)。在该提案中，进行了如下尝试针对 采用两个存储晶体管共用的漏极区域通过接触部连接到位线上的方式的那 种阵列配置，通过将其变更为四个存储晶体管共用一个源极区域或者漏极 区域的阵列配置，来减少接触部的面积以提高存储单元的集成度。 专利文献1:日本专利文献特开平10 — 93057号公报。发明内容但是，在现有的一般闪存中，例如闪存为NOR型时，其构造上存在如下问题由于能随机访问因而读出非常快速，但从另一面来说会引起过 度擦除等。因此，在降低存储晶体管的阈值时一定要给与充分的注意。不 过，当想要避开过度擦除而充分降低阈值时，由于数据写入状态和数据擦 除状态的阈值差变小，会导致数据写入和擦除不良或者难以快速读出等问题。另外，在NAND型时，其构造上，能使存储晶体管的阈值到达浮栅下 降状态时的值，但是，由于源极区域或漏极区域等共用多个存储晶体管， 所以难以快速地读出数据。在最近，报道了使用除存储晶体管之外的选择晶体管的闪存。图5是 使用选择晶体管的现有闪存的设计的 一个示例。在该图5中，示出了具有浮栅(FG) 101和控制栅(CG) 102的叠层 构造、以及与其邻接的选择栅电极(SG) 103的存储单元100，存储单元 100之间由STI (Shallow Trench Isolation,浅通道隔离)104分离。在各存储单元100上，分别通过在半导体基板上的绝缘膜形成浮栅 101。控制栅102横跨在多个存储单元100的浮栅101上，在各浮栅101之 间通过绝缘膜线性地形成。另外，选择栅电极103在半导体基板上通过绝 缘膜与浮栅102平行地形成。在半导体基板上形成源极线(SL) 105以及 漏极区域106。在与控制栅102等平行延伸的源极线105上连接有源极接 触部107。在漏极区域106上连接有位接触部109，所述位接触部109与 在相对于控制栅102等正交的方向上延伸的上层位线(BL) 108连接。
在没使用选择型晶体管的NOR型闪存中，在擦除被写入的数据时， 当被选择的存储晶体管的阈值为负电压时，电流也流入到未选择的存储晶 体管，从而导致数据写入和擦除的不良。对此，通过如上所述使用选择晶 体管，即使存储晶体管的阈值为负电压时，也能使在写入状态和擦除状态 流动的电流差足够大，从而进行高精度的数据的写入和擦除，同时也能进行高速的读出。但是，仅仅单纯地在NOR型闪存上形成选择晶体管时，由于该原因会存在存储面积变大的问题。本发明是鉴于以上问题而完成的，其目的在于提供具有选择晶体管的 小存储面积的非易失性半导体存储装置。为了解决上述课题，本发明提供了可通过图1例示的结构来实现的非 易失性半导体存储装置。本发明非易失性半导体存储装置其特征在于，具 有形成在半导体基板内且各自的平面形状是蜂窝状的多个扩散层，并在所 述扩散层中具有包含源极区域和漏极区域的存储晶体管和选择晶体管。在图1中作为非易失性半导体存储装置示出了闪存1，但是在该闪存l中，多个扩散层2a、 2b形成蜂窝状。并且，在该闪存1中，分别形成了 在扩散层2a具有源极区域和漏极区域的存储晶体管(MemoryTr)和选择 晶体管(SelectTr)，以及在扩散层2b形成具有源极区域和漏极区域的存 储晶体管和选择晶体管。这样，通过在蜂窝状的各扩散层2a、 2b形成存储 晶体管和选择晶体管，即使在闪存1的存储单元使用选择晶体管，也能是 多个存储单元在小的设计面积上阵列配置。 发明效果在本发明中，将扩散层形成为蜂窝状，并在该扩散层上设计具有源极 区域以及漏极区域的存储晶体管和选择晶体管，从而构成非易失性半导体 存储装置。由此，能使采用选择晶体管的非易失性半导体存储装置确保精 度好地高速动作，并能以小存储面积形成。以下通过作为本发明例子的优选实施方式以及与附图关联的说明，本 发明的上述以及其他的目的、特征、以及优点将更加明确。
图1是表示闪存设计的主要部分示意图； 图2是图1的A—A截面示意图； 图3是图1的B — B截面示意图； 图4是闪存的等价电路图；图5是使用选择晶体管的现有闪存的设计的一例。符号说明 1闪存2a、 2b扩散层3、 4、 5、 6 接触部7 绝缘膜10半导体基板11 STIEl、 E2、 E3、 E4 存储单元 EC1、 EC2、 EC3、 EC4 选择晶体管 ED1、 ED2、 ED3、 ED4 存储晶体管 FG 浮栅具体实施方式
下面，参照附图以闪存为例详细地说明本发明的实施方式。 另外，对于存储单元的配置，除了通常将存储单元在字线位置的交叉 位置配置成阵列状外，有的也以縮小面积为主要目的变更位线或字线的间 距。例如，可例举出使位线或字线的间距为通常配置的一半来设置存储单 元(半间距型)的配置、或使字线和位线的间隔一共为通常配置的一半来 设置存储单元(四分之一间隔型)的配置。虽然半间隔型、四分之一间隔 型都是通过縮小单元面积获得高密度化，但是在存储面积的縮小效率上四 分之一间隔型更有效。在以下叙述的闪存是相当与四分之一间隔型的。图1是表示闪存设计的主要部分示意图，图2是图1的A—A截面示 意图，图3是图1的B — B截面示意图。另外，图4是闪存的等价电路 图。在图1至图3示出的闪存1中，作为晶体管的源极区域或漏极区域的扩散层2a、 2b在半导体基板IO上由STI 11分离并形成蜂窝状，其中所述 晶体管构成了闪存1的存储单元。这些邻接的扩散层2a、 2b彼此相互错开 四分之一间隔进行配置。在这样的蜂窝状的各扩散层2a、 2b上存在向两个 方向分开后再次结合的区域(称为"结合区域")，在存在于一扩散层2a 中的结合区域上连接有与位线ODD一BL0、 ODD一BLl连接的接触部3、 4，在存在于另一扩散层2b中的结合区域上连接有与位线EVEN—BL0、 EVEN—BL1连接的接触部5、 6。由于扩散层2a、 2b为错开了四分之一间 隔的配置，所以与一扩散层2a连接的接触部3、 4和与另一扩散层2b连接 的接触部5、 6交叉排列在图1中的左右方向。在这里，当从一扩散层2a侧观察时，围绕着图l示出的那两个结合区 域中与接触部4连接的结合区域形成了四个浮栅。并且，字线 ODD—WL0、 0DD_WL1按照每个该扩散层2a两根的成对形式进行设计， 如图1和图2所示，它们各自跨越四个浮栅FG中的两个浮栅FG。由此， 在与ODD—BL1连接的接触部4的周围，构成层叠浮栅FG和 ODD—WL0、 ODD—WL1而成的叠层栅极型的总计四个存储晶体管(MemoryTr)。另外，在与ODD一BL0连接的另一的接触部3的周围，在 ODD—WL0、 ODD一WLl横穿扩散层2a的区域中，构成四个选择晶体管(SelectTr)。这样，在多个位置横穿扩散层2aODD—WL0、 ODD—WL1， 分别在形成在接触部4的周围的浮栅FG上作为存储晶体管的控制栅起作 用，另外，在接触部3的周围横穿扩散层2a的位置，作为选择晶体管的选 择栅起作用。并且，在接触部3、 4之间，由邻接的一组存储晶体管和选 择晶体管构成一个存储单元。在扩散层2b侧也一样，在与EVEN_BL0连接的一个接触部5的周 围，构成由浮栅FG和EVEN一WL0、 EVEN_WL1层叠而成的四个存储晶 体管，在与EVEN—BL1连接的另一个接触部6的周围构成四个选择晶体 管。并且，在这些接触部5、 6之间由邻接的一组存储晶体管和选择器晶 体管构成一个存储单元。
另外，如图2和图3所示，分别在半导体基板IO和浮栅FG之间、半导体基板10和字线之间、浮栅FG和字线之间形成适当的绝缘膜7 (包含 由两种以上构成的情况)。另外，在该图1到图3中示出的只是一部分的 构造，勿庸置疑，实际上连续地形这种构造直至达到必要的存储单元数， 来形成闪存l (参照图4)。在具有这种结构的闪存1中，应该注意的第一个问题是使扩散层2a、 2b形成为蜂窝状，并且使邻接的扩散层2a、 2b彼此错开四分之一间隔而 配置。并且，在该闪存中应该注意的第二个问题是存储单元的源极区域以 及漏极区域没被特别指定。通常，NOR型闪存各存储单元的源极区域和漏 极区域是各自独立的，但是AND型闪存由于共用扩散层，所以具有共用 的源极区域和共用的漏极区域。在上述的闪存1中，假定使用了接地方式 (虚拟接地方式)。这样，闪存l使作为源极区域或漏极区域的扩散层2a、 2b形成为蜂窝 状，并且使用虚拟接地方式。因此，即使为使用选择晶体管的结构，也不 会对动作精度和动作速度产生不好的影响，而可能使多个存储单元在设计 面积上以高集成度形成阵列配置。接着，参照图1到图4具体地说明在具有上述构成的闪存1中读出、 写入、擦除数据的各个动作。另外，在这里为了方便，如图1所示，将利 用了扩散层2a的接触部3、 4之间的、两个选择晶体管设为EC1、 EC2， 将其间的两个存储晶体管设为ED1、 ED2，并且，将具有选择晶体管EC1 和存储晶体管ED1的存储单元设为El，将具有选择晶体管EC2和存储晶 体管ED2的存储单元设为E2。另外，同样如图1所示，将利用了扩散层 2b的接触部5、 6之间的、两个选择晶体管设为EC3、 EC4，将其间的两 个存储晶体管设为ED3、 ED4，并且，将具有选择晶体管EC3和存储晶体 管ED3的存储单元设为E3，将具有选择晶体管EC4和存储晶体管ED4的 存储单元设为E4。下面，以这些各存储单元E1、 E2、 E3、 E4的读出、写 入、擦除的各动作为例进行说明。首先，针对数据的读出进行说明。在对存储单元El进行读出的情况下，例如，设定作为其选择晶体管
EC1的选择栅以及作为存储晶体管的控制栅发挥作用的ODD—WL0为 5V。并且，设定与设置在选择晶体管EC1那侧的扩散层2a的结合区域的 接触部3连接的ODD_BL0为IV，设定与设置在存储晶体管ED1那侧的 扩散层2a的结合区域的接触部4连接的ODD_BLl为0V，由此来进行读 出。此时，由于存储晶体管ED1的开/关根据存储单元El的浮栅FG内的 电荷的有无而变化，因此可根据在ODD—BL0、 ODD—BL1之间是否有电流 流动来进行数据的读出。同样，在对存储单元E2进行读出时，例如，使ODD—WLl为5V，使 ODD—BL0为IV，使ODD—BU为0V，由此来进行写入。另外，如上所述，在对存储单元El、 E2进行读出时，使用虚拟接地 的手法，在施加了 IV的ODD—BLO的、与ODD—BLl侧相反侧配置的位 线BL上，也需要分别施加IV电压。另外，在对存储单元E3进行读出时，例如，使EVEN—WLO为5V， EVEN—BLO为0V，使EVEN—BLl为IV，由此进行读出。同样，在对存储单元E4进行读出时，例如，使EVEN—WL1为5V， EVEN—BLO为0V，使EVEN—BLl为IV，由此进行读出。另外，如上所述，在对E3、 E4进行读出时，和对存储单元E1、 E2的 读出时相同，例如，在施加了 IV的EVEN一BL1的、与EVEN—BL0侧相 反侧配置的位线BL上，也需要分别施加1V电压。另外，在如上所述的闪存1中，使对存储单元El、 E2的动作和对存 储单元E3、 E4的动作交替进行，由此能高精度地高速读出，其中所述存 储单元El、 E2在一扩散层2a具有源极区域和漏极区域，所述存储单元 E3、 E4在另一扩散层2b具有源极区域和漏极区域。接着，对数据的写入进行说明。在对存储单元El进行写入时，例如，使ODD—WL0为IOV，使 ODD—BL0为0V，使ODD—BU为5V。由此，使选择存储器EC1接通， 并且，利用在存储晶体管ED1的浮栅FG和沟道区域之间的绝缘膜上施加 电压而使电子注入到浮栅FG中的热电子现象，进行写入。同样，在对存储单元E2进行写入时，例如，使ODD—WL1为IOV，
使ODD—BL0为0V，使ODD—BL1为5V，由此进行写入。另外，如上所述，在对存储单元E1、 E2进行写入时，在施加了5V的 0DD一BL1的、与ODD一BL0侧相反侧配置的位线BL上，也需要分别施加 5V电压。另外，在对存储单元E3进行写入时，例如，使EVEN—WLO为IOV， 使EVEN—BLO为5V，使EVEN—BL1为0V，由此来进行写入。同样，在对存储单元E4进行写入时，例如，使EVEN一WL1为IOV， 使EVEN—BLO为5V，使EVEN—BL1为0V，由此来进行写入。另外，如上所述，在对存储单元E3、 E4进行写入时，与对存储单元 El、 E2写入时相同，在施加了 5V的EVEN—BLO的、与EVEN—BL1侧相 反侧配置的位线BL上，也需要分别施加5V电压。另外，在该闪存1中，通过使对存储单元El、 E2的动作和对存储单 元E3、 E4的动作交替进行，能实现高精度的高速写入，其中所述存储单 元El、 E2在一扩散层2a上具有源极区域和漏极区域，所述存储单元 E3、 E4在另一扩散层2b上具有源极区域和漏极区域。最后，对数据的擦除进行说明。在对存储单元El、 E2、 E3、 E4进行数据的擦除时，例如，在与扩散 层2a、 2b连接的ODD—BLO、 ODD—BL1、 EVEN_BL0、 EVEN—BL1上全 部施加10V电压，并且在ODD—WLO、 ODD—WL1 、 EVEN—WLO 、 EVEN—WL1上全部施加一10V电压。由此，使FN隧道电流流动，从而拔 除被注入到存储晶体管ED1、 ED2、 ED3、 ED4的各浮栅FG上的电子， 而进行数据的擦除。另外，也可代替在ODD—BLO、 ODD—BLl、 EVEN—BLO、 EVEN—BL1 上全部施加iov的电压，而例如通过在半导体基板10上施加10V的电 压，使在施加了一10V电压的ODD—WLO、 ODD—WLl、 EVEN—WLO、 EVEN—WL1和半导体基板10之间产生电位差，将电子向半导体基板IO侧 拔除，从而进行数据的擦除。但是，在进行高精度的数据擦除时，需要事 先在半导体基板IO上形成三阱(triple well)构造。如上所述，在具有上述结构的闪存1中，在进行数据的读出或写入 时，对于分别使用ODD—WL0、 0DD一WL1作为栅极的存储单元E1、 E2， 使用ODD—BL0、 ODD一BLl。在进行数据的读出或者写入时，对于分别使 用EVEN一WL0、 EVEN_WL1作为栅极的存储单元E3 、 E4 ，使用 EVEN一BL0、 EVEN一BL1。另外，在这些时候，通过使存储单元El、 E2 和存储单元E3、 E4交替动作，能进行高精度的高速动作。在不具有选择栅构造的以往的NOR型闪存中，在擦除时当存储单元 的阈值为负电压时，即使是未选择的存储单元也有电流流过，从而会对进 行读出的存储单元的特性产生不好的影响。可是，在具有上述结构的闪存 1中，由于在各存储单元El、 E2、 E3、 E4中设置了选择晶体管EC1、 EC2、 EC3、 EC4，所以即使存储晶体管ED1、 ED2、 ED3、 ED4的阈值在 擦除数据时为负电压，也不会对被选择的存储单元El、 E2、 E3、 E4产生 影响。因此，在擦除了数据时，也能使阈值大致为零。即，通过使阈值大 致为零，能使在写入状态和擦除状态的电流差足够大，从而使得数据高精 度地高速读出。另外，在以上说明中，作为非易失性半导体存储装置以闪存为例进行 了叙述，但是上述构成也能适用于除闪存以外的EEPROM (Electrically Erasable Programmable Read Only Memory,电擦除可编程只读存储器)。对于上述只是示出了本发明的原理。对于本领域技术人员来说，还可 进行很多的变形、变更，本发明并不限定于如上述所示并说明具体结构以 及应用示例，应当认为，对应的所有的变形例以及等同替换都属于权利要 求以及其均等物所要求的本发明的保护范围。
权利要求
1. 一种非易失性半导体存储装置，其特征在于，具有被形成在半导体基板内且各自的平面形状是蜂窝状的多个扩散 层，并在所述扩散层中具有含有源极区域以及漏极区域的存储晶体管和选 择晶体管。
2. 如权利要求1所述的非易失性半导体存储装置，其特征在于，所述扩散层呈如下配置，S卩 一扩散层和与所述一扩散层邻接的另一 扩散层错开四分之一间隔。
3. 如权利要求1所述的非易失性半导体存储装置，其特征在于， 具有横穿各个所述扩散层的多个位置的字线，并在所述字线横穿所述扩散层的位置处形成将所述字线作为栅极的所述存储晶体管或者所述选择 晶体管。
4. 如权利要求3所述的非易失性半导体存储装置，其特征在于，所述 字线针对各个所述扩散层的每一个彼此不交叉地设置两根。
5. 如权利要求3所述的非易失性半导体存储装置，其特征在于， 在动作时，按照横穿各个所述扩散层的多个位置的所述字线来施加电压。
6. 如权利要求3所述的非易失性半导体存储装置，其特征在于， 所述存储晶体管在所述半导体基板和所述字线之间具有周围被绝缘膜覆盖的浮栅，所述选择晶体管在所述半导体基板和所述字线之间具有绝缘 膜。
7. 如权利要求1所述的非易失性半导体存储装置，其特征在于， 多个所述存储晶体管将在各个所述扩散层的一结合区域作为源极区域或者漏极区域共有，多个所述选择晶体管将在所述一结合区域附近的另一 结合区域作为源极区域或者漏极区域共有，由处于所述一结合区域和所述 另一结合区域之间的一组所述存储晶体管和所述选择晶体管构成存储单 元。
8. 如权利要求7所述的非易失性半导体存储装置，其特征在于， 在各个所述扩散层的所述一结合区域和所述另一结合区域上分别连接 有位线。
9.如权利要求1所述的非易失性半导体存储装置，其特征在于， 使在所述扩散层的一扩散层中具有源极区域以及漏极区域的所述存储 晶体管和所述选择晶体管、与在另一扩散层中具有源极区域以及漏极区域的所述存储晶体管和所述选择晶体管交替动作。
全文摘要
本发明提供了一种非易失性半导体存储装置，能使存储单元面积小并且精度好地高速动作。使扩散层(2a)、(2b)形成为蜂窝状，并且使它们错开四分之一间隔进行配置，在ODD_WL0、WL1横穿扩散层(2a)的位置与EVEN_WL0、WL1横穿扩散层(2b)的位置，形成存储晶体管(MemoryTr)和选择晶体管(SelectTr)。此时，与各扩散层(2a)、(2b)连接的ODD_BL0、BL1之间形成存储单元(E1)、(E2)，在EVEN_BL0、BL1之间形成存储单元(E3)、(E4)，由此配置存储晶体管和选择晶体管。由此，即使设计选择晶体管，也能使多个存储单元在较小的设计面积上进行阵列配置。
文档编号H01L27/115GK101124672SQ20058004847
公开日2008年2月13日 申请日期2005年2月18日 优先权日2005年2月18日
发明者马渡博史 申请人:富士通株式会社