半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有
ONO (氧化物/氮化物/氧化物)膜的半导体器件及其制造方法。
背景技术：
近来，已广泛地使用作为可数据重写的半导体器件的非易失性存 储器。作为非易失性存储器，已广泛地使用用以蓄积电荷至浮栅 (floatinggate)的浮栅型快闪存储器。然而，为了实现高存储密度化而将 存储器予以小型化时，浮栅型快闪存储器的设计变得困难。随着浮栅 型快闪存储器的存储器单元的小型化，需要使隧道(timnel)氧化膜的厚 度变薄。但是，使隧道氧化膜的厚度变薄会增加流经该隧道氧化膜的 泄漏电流。再者，隧道氧化膜的小型化会造成更多缺陷，该缺陷会导 致蓄积在浮栅中的电荷流失而影响可靠性'。
考虑上述缺点，已提出具有ONO (氧化物/氮化物/氧化物)膜的 快闪存储器。此种快闪存储器称为MONOS (Metal Oxide Nitride Oxide Silion;金属氧化物氮化物氧化物硅)型快闪存储器或SONOS (Silicon Oxide Nitric Oxide Silicon;硅氧化物氮化物氧化物硅)型快闪存储器。 这些类型的快闪存储器是将电荷蓄积在夹置于氧化硅膜层的氮化硅膜 层中，该氮化硅膜层称为捕捉层(trap layer)。这些类型的快闪存储器， 由于电荷蓄积在作为绝缘膜的氮化硅膜层中，故即使当隧道氧化膜有 缺陷时，电荷不会如浮栅型般流失。此外，可使多个数值的位元存储 在相同的存储器单元(cell)的捕捉层中，而有利于非易失性存储器的高 存储容量化。
例如，专利文献1已揭示一种在栅极电极与半导体基板间具有两 个电荷蓄积区域的晶体管。该晶体管是替换源极与漏极而对称性地动 作。藉此，具有无区别源极区域与漏极区域的构造。再者，位线兼具 有源极区域与漏极区域，而成为埋设于半导体基板中的构造。藉此，
谋求存储器的小型化。
专利文献l:美国专利第6011725号

发明内容
(发明所欲解决的课题) 然而，在习知技术中，欲使存储器进一步小型化时，亦会造成蓄
积在ONO膜中的捕捉层中的电荷流失掉。如果部份的电荷从ONO膜 流失，存储的数据将会遗失。如此会降低非易失性存储器的可靠度。
本发明的目的在于提供一种可抑制从ONO膜流失电荷且可靠度 高的半导体器件及其制造方法。 (解决课题的手段)
本发明的半导体器件包括位线，埋设于半导体基板中；第一互 连线，设置于所述位线上方并且连接所述位线；以及第二互连线，设 置于所述第一互连线上方并且连接所述第一互连线及周边电路区域的 晶体管；并且，所述第一互连线仅通过所述第二互连线而连接至所述 晶体管。依据本发明，第一互连线并非直接连接至周边电路区域的晶 体管，而是通过第二互连线连接至周边电路区域的晶体管。藉此，能 抑制互连线形成时因充电(charge up)而使ONO膜遭到破坏。藉此，能 抑制从ONO膜12流失电荷，且能提供一种可靠度高的半导体器件。
本发明的半导体器件可作成所述第一互连线仅延伸于核心区域或 延伸于所述核心区域与所述周边电路区域间的区域。依据本发明，能 更确实地抑制ONO膜遭到破坏，并抑制从ONO膜流失电荷。
本发明的半导体器件可进一步包括连接至所述第二互连线及所述 晶体管的第三互连线，其中，所述第二互连线仅通过所述第三互连线 连接至所述晶体管。依据本发明，能避免第一互连线的表面在形成接 触孔的时候受到过度蚀刻(overetched)。藉此，能降低接触孔与第一互 连线间的接触电阻。亦能抑制已充电的电荷累积在第一互连线。
本发明的半导体器件可进一步包括设置于所述位线上并且具有连 接所述位线与所述晶体管的接触孔。依据本发明，可抑制从ONO膜流 失电荷。
本发明另一态样的半导体器件包括位线，埋设于半导体基板中；
层间绝缘膜，设置于所述位线上方；以及第一互连层，设置于所述层 间绝缘膜上，并且通过形成于所述层间绝缘膜的接触孔而连接至所述 位线；并且，所述层间绝缘膜具有连接至所述第一互连线及所述半导 体基板的辅助接触孔(dummy contact hole),所述辅助接触孔连接至第一 互连线的所述晶体管与所述位线之间的部份。依据本发明，辅助接触 孔连接至第一互连线。藉此，在形成互连线时己充电的电荷能通过辅 助接触孔而流动至半导体基板。藉此，能抑制ONO膜遭到破坏。因此， 能抑制从ONO膜流失电荷，且可提供高可靠度的半导体器件.
本发明的半导体器件可作成所述辅助接触孔连接于核心区域或连 接于所述核心区域与周边电路区域间的区域。依据本发明，已充电的 电荷能更确实地流通至半导体基板。藉此，能更确实地抑制ONO膜受 到破坏。
本发明的半导体器件可作成所述辅助接触孔连接至埋设于所述半 导体基板中的辅助扩散区域。依据本发明，已充电的电荷能更确实地 流通至半导体基板。藉此，能更确实地抑制ONO膜遭到破坏。
本发明的半导体器件可作成在所述位线及所述层间绝缘膜间具备 有ONO膜，且于所述ONO膜形成所述接触孔。依据本发明，能抑制 从ONO膜流失电荷。
本发明的半导体器件可作成所述周边电路区域为选择单元区域 (selectcellarea)。依据本发明，能抑制从与选择单元区域的晶体管连接 的核心区域的ONO膜流失电荷。
本发明的半导体器件的方法包括形成埋设于半导体基板的位线 的步骤；于所述位线上方形成与所述位线连接的第一互连线的步骤； 以及形成设置在第一互连线上方，且连接所述第一互连线及周边电路 区域的晶体管的第二互连线的步骤；并且，所述第一互连线仅通过所 述第二互连线连接至所述晶体管。依据本发明，第一互连线在形成时 不会直接连接至周边电路区域的晶体管，而是通过第二互连线来连接 周边电路区域的晶体管与第一互连线。藉此，能抑制形成互连线时因 充电而使ONO膜12遭到破坏。因此，能抑制从ONO膜流失电荷，并 能提供可靠度高的半导体器件。
本发明的半导体器件的制造方法，形成所述第一互连线的歩骤可
进一步包括形成连接至所述晶体管且应连接至所述第二互连线的第三 互连线的步骤。依据本发明，在周边电路区域形成接触孔时，第一互 连线不会被过度蚀刻。藉此，能降低接触孔与第一互连线间的接触电 阻。亦能抑制在第一互连线中已充电的电荷。
本发明的半导体器件的制造方法可进一步包括在所述半导体基板
上形成ONO膜的步骤，且所述第一互连线通过形成在所述ONO膜中 的接触孔而连接至所述位线。依据本发明，能抑制从ONO膜流失电荷.
本发明另一态样的半导体器件的制造方法包括形成埋设于半导 体基板上的位线的步骤；于所述位线上方形成层间绝缘膜的歩骤；于 所述层间绝缘膜形成与所述位线连接的接触孔的步骤；以及于所述层 间绝缘膜上形成连接周边电路区域的晶体管与位线的第一互连线的步 骤；并且，形成所述接触孔的步骤包含有形成辅助接触孔的歩骤，该 辅助接触孔系连接至所述半导体基板，且用以连接至所述晶体管及所 述位线间的所述第一互连线。依据本发明，辅助接触孔连接至第一互 连线。藉此，形成互连线时，已充电的电荷能通过辅助接触孔流动至 半导体基板。藉此，能抑制ONO膜遭到破坏。因此，能抑制从ONO 膜流失电荷，且能提供可靠度高的半导体器件的制造方法。
本发明的半导体器件的制造方法，形成所述位线的步骤可包含有 在形成埋设在所述半导体基板的辅助扩散区域的歩骤，该辅助扩散区 域用以连接至所述辅助接触孔。依据本发明，已充电的电荷能更确实 地流动至半导体基板。藉此，能更确实地抑制ONO膜遭到破坏。
本发明的半导体器件的制造方法可进一步包含有在所述半导体基 板上形成ONO膜的步骤，并且，形成所述接触孔的歩骤包含有在所述 ONO膜形成接触孔的步骤。依据本发明，能抑制从ONO膜流失电荷。
本发明的半导体器件的制造方法可为，所述周边电路区域为选择 单元区域。依据本发明，能抑制从与选择单元区域的晶体管连接的核 心区域的ONO膜流失电荷。 (发明的效果)
依据本发明，可抑制从ONO膜流失电荷，而提供一种可靠度高的 半导体器件及其制造方法。


图l(a)及图l(b)为用以说明电荷从捕捉层流失的原因，图l(a)为快 闪存储器的平面图，图l(b)为沿着图l(a)中所示的A-A线的剖面图。
图2(a)及图2(b)显示本发明的第一实施例的快闪存储器的结构，图 2(a)为快闪存储器的平面图，图2(b)为沿着图2(a)中所示的A-A线的剖面图。
图3(a)至图3(d)显示本发明的第一实施例的快闪存储器的制造方 法的剖面图。
图4(a)及图4(b)显示本发明的第二实施例的快闪存储器的结构，图 4(a)为快闪存储器的平面图，图4(b)为沿着图4(a)中所示的A-A线的剖面图。
图5(a)及图5(b)显示本发明的第二实施例的快闪存储器的制造方 法的剖面图。
图6(a)及图6(b)显示本发明的第三实施例的快闪存储器的结构，图 6(a)为快闪存储器的平面图，图6(b)为沿着图6(a)中所示的A-A线的剖面图。
图7(a)及图7(b)显示本发明的第三实施例的快闪存储器的制造方 法的剖面图。
图8显示本发明的第三实施例的快闪存储器的变形例的平面图。
具体实施例方式
参照图l(a)及图l(b)，说明本发明者所发现的从ONO膜流失电荷 的原因。图l(a)为具有ONO膜"呆护膜及层间绝缘膜未图示)的快闪存 储器的平面图，图l(b)为沿着图l(a)中所示的A-A线的剖面图。快闪 存储器具有形成有存储器单元的核心区域50以及形成有选择单元区域 或输出入电路等的周边电路区域52。于核心区域50中，位线14埋设 于半导体基板10中。在半导体基板10上形成包含有捕捉层的ONO膜 12。在ONO膜12上形成字线16。于周边电路区域52中，于半导体 基板10形成晶体管，且晶体管的扩散区域40埋设于半导体基板10中。 于字线16上形成氧化硅膜20，且在半导体基板10上形成层伺绝缘膜 22。在层间绝缘膜22形成接触孔18a及18b。位线14或扩散区域40
会通过接触孔18a及18b而连接至第一互连线24a及24b。在第一互连 线24a及24b上形成保护膜26。
在核心区域50内，第一互连线24a及24b延伸在位线14上，且 每隔多条的字线16会通过接触孔18a而连接至位线14。此配置是用以 在核心区域50中减少位线电阻对该晶体管的影响。第一互连线24a每 隔一条线延伸达至位于周边电路区域52中的选择单元区域，且通过接 触孔18b而连接至周边电路区域52中晶体管的扩散区域40。图l (a) 中，未延伸达至选择单元区域的第一互连线24b，为延伸至核心区域 50的相对侧的另一选择单元区域，且连接至该晶体管(区段选择晶体管) 的扩散区域40。在此，选择单元区域为具有用以选择核心区域的单元 的功能的周边电路，且区段选择晶体管为具有用以选择核心区域的单 元的功能的晶体管。
如上所述，本发明者研究了发生电荷流失的存储器单元，并且发 现发生电荷流失的单元为配置在连接至选择单元区域的第一互连线 24a的核心区域50的一端的单元中。发明者由研究的结果推测原因如 下。
一般而言，在以电浆进行干蚀刻的过程中，使基板表面充电(charge up)。当形成第一互连线24时，若整面覆盖有用以形成第一互连线的金 属层C铝)时，已充电的电荷不会仅于特定接触孔中流动。然而，当蚀刻 继续进行并且将该金属层图案化成第一互连线24a时，已充电的电荷 会蓄积在连接至扩散区域40的接触孔18b和连接至位线14的接触孔 18a间的第一互连线24a中。由于位线14与扩散区域40间的距离通常 为1.5pm至9.5pm以上的长距离，故第一互连线会蓄积很多的电荷。 并且，其间未设置有连接至半导体基板10的接触孔。因此，造成电荷 通过最近的接触孔18a而流至半导体基板10。此电荷流动会对靠近接 触孔18a的区域60的ONO膜12造成破坏。破坏ONO膜12的原因为 ONO膜12受到金属或氢的污染。ONO膜12的破坏会造成电荷自ONO 膜12流失。此外，虽然已充电的电荷亦会流至周边电路区域52的晶 体管，然而由于晶体管比ONO膜12更为坚固，故未造成问题。
以下，使用附图来说明以抑制电荷从ONO膜12流失为目的的本 发明的实施例。
第一实施例
第一实施例未使用第一互连线来进行周边电路区域的晶体管与位 线间的连接，而是使用设置于第一互连线上的第二互连线。图2(a)显示
本发明的第一实施例的平面图(其中，并未图示保护膜26与层间绝缘膜 22、 28，且第二互连线30以虚线显示)。图2(b)为沿着图2(a)中所示的 A-A线的剖面图。图3(a)至图3(d)显示第一实施例的半导体器件的制造 方法，相当于图2(a)中所示的A-A线剖面的图。首先，说明第一实施 例的半导体器件的制造方法。
参照图3(a)，在p型硅半导体基板10上(或是半导体基板内的p型 区域)上形成ONO膜12。ONO膜12可藉由热氧化法形成隧道氧化膜(氧 化硅膜)以及使用化学气相沉积(CVD)法形成捕捉层(氮化硅膜)和顶部 氧化膜(氧化硅膜)。周边电路区域52的ONO膜12会于之后被移除。 在核心区域50的半导体基板10中的预定区域植入砷，藉此形成兼具 埋设于半导体基板10中的源极区域和漏极区域的位线14。于核心区域 中的ONO膜12上的预定区域形成由例如多晶硅膜所构成的字线16， 且该字线16延伸于位线14的宽度方向。然后，形成周边电路区域52 的晶体管。图3(k)显示该晶体管的扩散区域40。
参照图3(b),形成氧化硅膜20以覆盖字线16。此制程意图以绝缘 膜包覆字线16间的区域，故在整面形成氧化硅膜20。作为第一层间绝 缘膜22，例如使用CVD法来形成BPSG(Boro-Phospho-Silicated Glass; 硼磷硅玻璃)等的氧化硅膜。在第一层间绝缘膜22与ONO膜12形成 连接至位线14的接触孔18a。在接触孔18a内埋设有例如Ti/WN或 Ti/TiN以及W等金属。使用例如铝，在第一层间绝缘膜22(亦即，位 线14)上的预定区域形成第一互连线24。第一互连线24延伸在位线14 的长度方向，且通过形成在第一层间绝缘膜22与ONO膜12的接触孔 18a而仅连接至位线14。亦即，第一互连线24并没有通过形成在第一 层间绝缘膜22的接触孔18而直接地连接至周边电路区域52的晶体管。 在此，周边电路区域52为选择单元区域，而晶体管为区段选择晶体管。
可以藉由将例如铝溅镀(sputtering)至第一层间绝缘膜22的整面上 形成金属层，并藉由一般的曝光技术形成光阻图案，藉此形成第一互 连线24。使用含有氯系气体的高密度电浆型反应性离子蚀刻(RIE)器件 来蚀刻该铝层。亦即，仅蚀刻连接至位线14的金属(铝)层以形成第一
互连线24。此时，第一互连线24并未直接连接至周边电路区域52的 晶体管。因此，与图l的快闪存储器相比，第一互连线24的延伸距离 可以縮短。藉此，减少在第一互连线24中所蓄积的已充电的电荷，并 降低流通至接触孔18a的电荷。因此，靠近接触孔18a的ONO膜12 受到较少破坏。
参照图3(c)，在第一层间绝缘膜22与第一互连线24上形成与第一 层间绝缘膜22相同的氧化硅膜以作为第二层间绝缘膜28。之后，同时 于第二层间绝缘膜28与第一层间绝缘膜22形成连接至周边电路区域 52的晶体管的扩散区域40的接触孔19，以及于第二层间绝缘膜28形 成连接至第一互连线24的接触孔19a。在接触孔19、 19a内埋设有例 如Ti/WN或Ti/TiN及W。
参照图3(d)，在第二层间绝缘膜28上的整面溅镀例如铝(金属层)， 并且使用一般的曝光技术，藉此形成光阻图案。使用含有氯系气体的 高密度电浆型反应性离子蚀刻(RIE)器件来蚀刻该铝层。藉此形成第二 互连线26该第二互连线26连接至第一互连线24及周边电路区域52 的晶体管的扩散区域40。在蚀刻过程中，已充电的电荷通过第二互连 线30而流入接触孔19a。然而，由于第一互连线24系连接至接触孔 19a，故电荷会被分布至接触孔18a和第一互连线24。藉此，减少流迸 接触孔18a的电荷量，并减少对靠近接触孔18a的ONO膜12的破坏。 因此，能抑制从ONO膜12的流失电荷。
最后，在第二层间绝缘膜28与第二互连线30上形成保护膜26， 完成图2所示的第一实施例的快闪存储器。
参照图2(a)及图2(b)，第一实施例的快闪存储器具有埋设于半导体 基板10中的位线14，且具有设置于位线14上方且连接至位线14的第 一互连线24。再者，快闪存储器具有第二互连线30，该第二互连线30 设置于第一互连线24上方，且连接第一互连线24与周边电路区域52 的晶体管的扩散区域40。第一互连线24仅通过第二互连线30而连接 至扩散区域40。在此，和第一实施形态相同，周边电路区域52为选择 单元区域，晶体管为区段选择晶体管。
第二互连线30隔着一条第一互连线24而延伸达至周边电路区域
52，且与晶体管连接。未连接至第二互连线30的第一互连线24则连 接至核心区域50的另一侧，且透过第二互连线30而连接至周边电路 区域52的晶体管。如此，于核心区域50的两侧设置选择单元区域， 藉此能有效率地配置周边电路。
较佳为，第一互连线24不会延伸至周边电路区域52，而是仅延伸 于核心区域50或核心区域50与周边电路区域52间的区域。藉此，由 于能缩短第一互连线24的延伸距离，因此在第一互连线24形成时能 降低蓄积在第一互连线24的已充电的电荷。因此，能减低ONO膜12 的破坏，且能更抑制从ONO膜12流失电荷。
在第一实施例中，第一互连线24仅延伸于核心区域50，且在核心 区域50端中，在大致相同直线B-B上具有端部。藉此，可进一步縮短 第一互连线24的距离，并可在第一互连线24形成时减少第一互连线 24中所积蓄的已充电的电荷。藉此，能更确实地降低ONO膜12的破 坏，并进一步抑制从ONO膜12流失电荷。
如上所述，根据第一实施例的快闪存储器，第一互连线24不会直 接连接至周边电路区域52的晶体管，而是通过第二互连线30来连接 周边电路52的晶体管与第一互连线24。藉此，能縮短延伸第一互连线 24延伸在核心区域外的距离。因此，能减少互连线形成时因充电导致 ONO膜12的破坏。因此，能抑制从ONO膜12流失电荷，并提供可
靠度高的半导体器件。 第二实施例
第二实施例为于第二互连线30与扩散区域40间设置第三互连线 32之例。图4(a)为本发明的第二实施例的俯视图(其中，并未图示保护 膜26以及层间绝缘膜22、 28，且第二互连线30以虚线显示)。图4(b) 为图4(a)的A-A线剖面图。图5(a)及图5(b)显示本发明的第二实施例 的半导体器件的制造方法，且相同于图4的A-A线剖面图。首先，说 明第二实施例的半导体器件的制造方法。
参照图5(a)，直到第一层间绝缘膜22形成为止所进行的步骤，皆 与图3问及第3(b)中所示的第一实施例相同。于第一层间绝缘膜22形 成接触孔18a和18b，以使接触孔18a和18b分别连接至位线14和扩 散区域40。根据与第一实施例相同的方式，同时在第一层间绝缘膜22上形成仅连接位线14的第一互连线24以及与周边区域52的晶体管的 扩散区域40连接的第三互连线32。亦即，形成第一互连线24的步骤 包含有形成第三互连线32的步骤。藉此，可减少步骤的数目。
参照图5(b)，与第一实施例相同，形成第二层间绝缘膜28。于第 二层间绝缘膜28中形成分别连接至第一互连线24与第三互连线32的 接触孔19a和19b。与第一实施例相同，形成第二互连线30。然后， 形成保护膜26，完成第二实施例的快闪存储器。
于第二实施例中，与第一实施例相同，能获得抑制从ONO膜12 流失电荷的效果。再者，亦可获得解决以下课题的效果。在第一实施 例中，在同时形成接触孔19a和19时，由于层间绝缘膜的厚度不同而 导致过度蚀刻接触孔18a。因此，有第一互连线24的表面产生损伤， 且增加接触孔19a与第一互连线24的接触电阻的课题。相反地，在第 二实施例中，由于设置有第三互连线32，故在形成接触孔19a时不会 产生过度蚀刻。因此，能降低接触孔19a与第一互连线24的接触电阻。 此外，能更进一步减少蓄积在第一互连线21的已充电的电荷。
在第一及第二实施例中，虽使用设置于第一互连线24正上方的互 连线来作为第二互连线30，但只要互连线为第一互连线30上方的互连 线，亦可不使用正上方的互连线，而达成相同的效果。
第三实施例
第三实施例为于周边电路区域52的晶体管与位线14间设置辅助 接触孔44之例。图6(a)为本发明的第三实施例的平面图(其中，并未图 示保护膜26以及层间绝缘膜22)，图6(b)图6(a)的A-A线剖面图。图 7(a)及图7(b)显示本发明的第三实施例的半导体器件的制造方法，相当 于图6 (a)的A-A线剖面。首先，说明第三实施例的半导体器件的制 造方法。
参照图7(a)，与第一实施例相同，在p型硅半导体基板10上形成 ONO膜12。于核心区域50的半导体基板10中的预定区域中植入例如 砷，藉此形成兼作为埋设于半导体基板10的源极区域和漏极区域的位 线14。同时，形成埋设于半导体基板10的辅助扩散区域42。之后， 辅助扩散区域42会连接辅助接触孔44。
参照图7(b)，与第一实施例相同，于字线16、氧化硅膜20、及位线14上形成层间绝缘膜22。于层间绝缘膜22形成连接至位线14的接 触孔18a。同时，形成连接至辅助扩散区域42(亦即，半导体基板10) 的辅助接触孔44。辅助接触孔44连接至半导体基板10，且之后会连 接至晶体管的扩散区域40与位线14间的第一互连线24。再者，同时， 形成连接至晶体管的扩散区域40的接触孔18b。如此，由于同时形成 接触孔18a、 18b以及辅助接触孔44，故能减少制造步骤的数目。
接着，于层间绝缘膜22上形成第一互连线24，该第一互连线24 通过接触孔18b而连接至周边电路区域52的晶体管的扩散区域40，且 通过接触孔18a而连接至位线14。并且，位于晶体管的扩散区域40与 位线14间的部份，第一互连线24通过辅助接触孔44而连接至辅助扩 散区域42。藉此，在蚀刻金属层(例如铝)以形成第一互连线24时，在 晶圆表面已充电的电荷会通过辅助接触孔44和辅助扩散区域42流动 至半导体基板10。因此，能减少通过接触孔18a而流动至位线14的电 荷。藉此，能抑制在接触孔18a附近的ONO膜12受到破坏。 然后，形成保护膜26，完成第三实施例的快闪存储器。 参照图6(a)及图6(b)，第三实施例的快闪存储器具有位线14， 埋设于半导体基板10;层间绝缘膜22，设置于位线14上；以及第一 互连线24，设置于层间绝缘膜22上，且通过形成于层间绝缘膜22的 接触孔18a而连接至位线14。层间绝缘膜22具有连接至第一互连线 24和半导体基板10的辅助接触孔44。在第一互连线24的扩散区域40 与位线14间的部份，辅助接触孔44连接至第一互连线24。再者，于 位线14与层间绝缘膜22间具有ONO膜12，且ONO膜12具有接触 孔18a。
在第三实施例中，于核心区域50与周边电路区域52间的区域形 成辅助接触孔44。如此，以抑制电荷流动至接触孔18a的目的来看， 辅助接触孔44较佳为设置于接触孔18a的附近。藉此，在形成第一互 连线24时，能进一步抑制电荷流动至接触孔18a。于核心区域50形成 辅助接触孔44，藉此可进一步抑制在形成第一互连线24时电荷流动至 接触孔18a。
此外，辅助接触孔44连接至埋设于半导体基板10的辅助扩散区 域42。虽然辅助扩散区域42是非必要性的，但为了使晶圆表面已充电的电荷更有效地流动至半导体基板10，较佳为设置有辅助扩散区域42。
如上所述，根据第三实施例的快闪存储器，第一互连线24连接有 辅助接触孔44。藉此，能在形成第一互连线24时，使已充电的电荷通 过辅助接触孔44而流动至半导体基板10。藉此能抑制ONO膜12的 破坏。因此，能抑制从ONO膜12流失电荷，并提供可靠度高的快闪 存储器。
图8为第三实施例的变形例的平面图。在该变形例中，仅针对连 接至周边电路区域52的晶体管的第一互连线24设置辅助接触孔44和 辅助扩散区域42。此变形例亦可获得与第三实施例相同的效果。藉此 能减少辅助接触孔44的数目，使存储器小型化。
以上，虽已详细说明本发明的较佳实施例，但本发明并未限定于 特定的实施例，在权利要求范围所记载的本发明的要旨范围内，可进 行各种的修改和变化。例如，第一至第三实施例采用例如铝作为金属 层来蚀刻以形成互连线。然而，在干蚀刻的过程中，晶圆表面的充电 是无可避免的。因此，本发明也可以应用在由其他金属制成的互连线、 以及使用不同的蚀刻器件及条件来形成互连线的情形。
权利要求
1、一种半导体器件，包括位线，埋设于半导体衬底；第一互连线，设置于所述位线上方并且与所述位线连接；以及第二互连线，设置于所述第一互连线上方并且连接所述第一互连线及周边电路区域的晶体管，其中所述第一互连线仅通过所述第二互连线连接至所述晶体管。
2、 如权利要求1所述的半导体器件，其中，所述第一互连线仅延 伸于核心区域或所述核心区域与所述周边电路区域间的区域。
3、 如权利要求1或2所述的半导体器件，还包括连接至所述第二 互连线及所述晶体管的第三互连线，其中所述第二互连线仅通过所述第三互连线连接至所述晶体管。
4、 如权利要求1至3中任一项所述的半导体器件；还包括位于所 述位线上的ONO膜，该膜具有用以连接所述位线与所述晶体管的接触 孔。
5、 一种半导体器件，包括 位线，埋设于半导体衬底； 层间绝缘膜，设置于所述位线上方；以及第一互连层，设置于所述层间绝缘膜上，并且通过形成于所述层 间绝缘膜内的接触孔连接至所述位线，其中所述层间绝缘膜具有连接至所述第一互连线及所述半导体衬 底的辅助接触孔，且所述辅助接触孔连接至所述第一互连线位于所述 周边区域的晶体管与所述位线之间的部分。
6、 如权利要求5所述的半导体器件，其中，所述辅助接触孔形成 于核心区域或所述核心区域与周边电路区域间的区域。
7、 如权利要求6所述的半导体器件，其中，所述辅助接触孔连接 至埋设于所述半导体衬底内的辅助扩散区域。
8、 如权利要求5至7中任一项所述的半导体器件，还包括在所述 位线及所述层间绝缘膜之间的ONO膜，其中在所述ONO膜内形成所 述接触孔。
9、 如权利要求1至8中任一项所述的半导体器件，其中，所述周 边电路区域为选择单元区域。
10、 一种半导体器件的制造方法，包括 形成埋设于半导体衬底内的位线的步骤；于所述位线上方形成与所述位线连接的第一互连线的步骤；以及 形成设置于所述第一互连线上方，且连接所述第一互连线及周边 电路区域的晶体管的第二互连线的步骤，其中所述第一互连线仅通过所述第二互连线连接至所述晶体管。
11、 如权利要求10所述的半导体器件的制造方法，其中，形成所 述第一互连线的步骤还包含有形成连接至所述晶体管且连接至所述第 二互连线的第三互连线的步骤。
12、 如权利要求10或11所述的半导体器件的制造方法，还包括 在所述半导体衬底上形成ONO膜的步骤，所述第一互连线通过形成在ONO膜内的接触孔而连接至所述位线。
13、 一种半导体器件的制造方法，包括 形成埋设于半导体衬底内的位线的步骤； 于所述位线上方形成层间绝缘膜的步骤；于所述层间绝缘膜内形成与所述位线连接的接触孔的步骤；以及 于所述层间绝缘膜上形成与周边电路区域的晶体管及位线连接的 第一互连线的步骤，其中形成所述接触孔的步骤还包含有形成辅助接触孔的步骤，该 辅助接触孔与所述半导体衬底连接，且连接至所述晶体管及所述位线 间的所述第一互连线。
14、 如权利要求13所述的半导体器件的制造方法，其中，形成所 述位线的步骤还包含在所述半导体衬底内形成辅助扩散区域的步骤， 该辅助扩散区域用以连接至所述辅助接触孔。
15、 如权利要求13或14所述的半导体器件的制造方法，还包含 有在所述半导体衬底上形成ONO膜的步骤，其中形成所述接触孔的步骤还包含有在所述ONO膜内形成接触 孔的步骤。
16、 如权利要求11至15中任一项所述的半导体器件的制造方法， 其中，所述周边电路区域为选择单元区域。
全文摘要
本发明提供一种半导体器件及其制造方法，包括位线(14)，埋设于半导体基板(10)中；第一互连线(24)，设置于位线上方并且连接该位线；以及第二互连线(30)，设置于第一互连线上方并且连接该第一互连线及周边电路区域的晶体管，并且，第一互连线(24)系仅通过第二互连线连接周边电路区域的晶体管。本发明的半导体器件及其制造方法复包括辅助接触孔(44)，位于位线与连接周边电路区域的晶体管的第一互连线间。依据本发明，能抑制从ONO膜(12)流失电荷，而能提供可靠度高的快闪存储器。
文档编号H01L21/70GK101189716SQ200580049950
公开日2008年5月28日 申请日期2005年5月30日 优先权日2005年5月30日
发明者井上阳子 申请人:斯班逊有限公司;斯班逊日本有限公司