专利名称：功率半导体器件以及制造功率半导体器件的方法
技术领域：
本发明涉及一种功率半导体器件，特别是一种金属氧化物半导体场效应晶体管("MOSFET")，以及一种制造上述功率半导体器件的 方法。
背景技术：
由于其值得重视的关状态电压截止能力以及具有低的开状态电阻 RDsoN的开状态载流能力，MOSFET等半导体器件已经被应用到电力电 子应用中。就工业应用方面而言，功率MOSFET器件通常在多种电子 领域中应用，例如便携式电子设备、电源和电信，尤其是在与汽车电 子相关的许多工业应用中。通常，用于功率MOSFET的绝缘栅极FET (IGFET)结构具备在 半导体芯片主体内垂直叠置(即在与芯片主表面垂直的方向上叠置) 的交替p型和n型掺杂的四层结构。这种结构的一个示例是被称为增 强型n-沟道MOSFET的n+pn-n+结构。在该器件的一个表面上以单元 阵列的形式设置源极和栅极电极，源极电极与在第一 n+层中的衬底表 面处形成的源极区域接触，栅极被设置在p层中的基极区域上方，通 过氧化物或者其它绝缘层来与半导体材料绝缘。 一个或者多个漏极电 极被设置在该器件的相对表面上，与衬底中的相对的n+层接触。通过 施加比阈值电平高的电压，其将栅极相对于源极偏置为正，则将通过 各单元的p型层在栅极氧化层下方的基极区域中形成n型反型层或沟 道，从而在源极和漏极区域之间形成连接层并允许电流流过。 一旦该 器件被导通，电流和源极-漏极电压之间的关系近似线性，这意味着该器件随后行为类似于电阻。开状态电阻RDS(^应当尽可能的低。高单元密度绝缘栅极IGFET结构是优选的，因为它提供每单位面积的低开状态电阻。在美国专利6 144 067中提供了高单元密度垂直 IGFET结构的一个例子，其描述了一个具有条形栅极多结构的功率 MOS选通器件，用于在降低栅极电阻的同时增加沟道宽度。IGFET的 其他例子被描述在国际专利申请WO 01/31711和WO 01/31709中，其中单一的连续基极区域具有起伏结构；两个器件都通过布局实现了单 阱区域，在该布局中，或者是栅极层基本上包围基极区域，或者是由多个分支构成的基极区域基本上包围晶体管的栅极层。美国专利5 703 389描述了一种具有条状配置的垂直IGFET结构，其中条状区域具有 一个导致沟道密度增加的非线性形状。欧洲专利说明书EP 1 387 408描述了一个低开状态电阻功率半导 体器件，其中每个单个的单元在基极区域内包括多个具有源极区域的 放射状延伸的分支，每个单元的至少一个分支朝着一个相邻单元的至 少一个分支延伸；各延伸分支的基极区域相互合并，以形成单一的并 且在基本上均匀掺杂的基极区域阱，其包围着在半导体衬底的表面处的漏极岛屿。在欧洲专利说明书EP 0 655 787和EP 0827 209中，描述了具有单元阵列共用的基极区域的其他半导体器件。不管所采用的各种设计特征，随着单元或者沟道密度的增加而增 加的一个问题是保持或者改进击穿电压。上述所涉及的不同配置解决 了击穿电压的问题，但是在降低开状态电阻(特别是通过增加沟道密 度来降低)和提高击穿电压之间仍存在矛盾。发明内容本发明提供一种半导体器件器件和一种制备半导体器件的方法， 正如在附加的权利要求中所描述的。
附图1是在基极区域合并作用之前的半导体器件内具有交叉排列的四个分支的独立单元的顶视图，通过示例给出了类似于在欧洲专利说明书EP 1 387 408中描述的一个实施方式和本发明的一个实施方式 的配置；附图2是在基极区域合并作用之后的半导体器件的顶视图，通过 示例给出了类似于在欧洲专利说明书EP 1 387 408中所描述的多个实 施方式以及本发明的多个实施方式的配置；附图3是附图1的线A-A处获得的半导体器件的横截面；附图4是附图1的线B-B处获得的欧洲专利说明书EP 1 387 408 的半导体器件的横截面；附图5是附图1的线C-C处获得的欧洲专利说明书EP 1 387 408 的半导体器件的示意横截面；附图6是在本发明的一个实施方式中在阵列内的基本单元的示意 横截面，类似于在附图1的线C-C处获得的附图5;附图7是在附图1的线C-C处获得的附图6的基本单元的横截面， 并显示出了器件的掺杂区域；附图8和9是在连续的制造阶段期间在附图1的线C-C处获得的 附图6的基本单元的横截面；以及附图10是类似于附图7的在阵列边缘处的终止单元的横截面。
具体实施方式
附图1到6中所示的半导体器件是垂直绝缘栅极场效应功率晶体 管半导体器件。该器件的结构包括在半导体材料的芯片内形成的单元 阵列(在附图中仅仅示出了它的一部分)，其提供了第一表面2以及 与第一表面相对的第二表面4。漏极电极6设置在第二表面4上，并与 从第二表面4延伸的第一导电类型的第一漏极层8接触。同样具有第 一导电类型但是比第一漏极层8具有更低掺杂浓度的第二叠置漏极层 10从第一漏极层向第一表面2延伸。每个基本单元包括从第一表面2 延伸的第一导电类型的源极区域37，和对位于及低于第一表面的源极 区域进行包围的相反导电类型的基极区域36。基极区域36与源极和漏 极区域37和36之间分别形成有基极-源极结12和基极-漏极结14，所述两个结都延伸到第一表面，以便在那里定义各自的结外周16和18。通过绝缘层与芯片绝缘的栅极电极32被设置在第一表面处的基极-源 极结和基极-漏极结的外周16和18的至少一部分之上的第一表面上。 在工作中，为了将器件切换到载流开状态，将电压施加到具有适当极 性(在附图所示的n+p皿+器件的情况下为正)的栅极电极32，以形成 介于源极区域36和漏极层10之间的基极区域36中的导电沟道。附图1更详细的描述了在基极区域合并操作之前的制造阶段处， 在作为例子示出的结构内的单个基本单元的顶视图，其中在表面2处 的基极-源极结12和基极-漏极14的边界16和18定义出交叉布置的四 个分支。这个布置方案目的是得到改善的沟道密度以及低的开状态电 阻。为了提供在由多晶硅层32构成的绝缘栅极电极之下的结构的更加 完整的视图，在该附图1中示出了不具有绝缘栅极电极32的中间部分 34，以暴露出半导体芯片的表面2。在那个中间部分中，该单元的每个 分支80被显示为包括在由边界16和18限定的基极区域36内的源极 区域37。基极区域36还在源极区域37之下延伸，以便包围在芯片的 衬底中的源极区域。在此半导体器件配置的示例中，基极区域36是在用于为IGFET 提供电流沟道的半导体材料中的p-导电掺杂区域。该电流沟道受到覆 盖的绝缘栅极层32的控制。较少高掺杂的第二漏极层10的有源区域39，出现在介于该阵列中 的各相邻单元的各基极区域36之间的表面2处。该阵列的相邻单元被 对准，它们的P高电压("PHV")基极区域36通过对位于表面2和 绝缘栅极电极32下方的分支80的末端处的相邻PHV区域进行合并操 作，互相连接起来，如附图2所示，并且如在我们的欧洲专利说明书 EP 1 387 408中的更详细描述。在附图l所示的结构中，每个独立基本单元的四个分支80沿着直 线延伸，并且通过四个直线链41互相连接起来。然而，可替换地，这些分支也可具有非线性或者波动的形状。四个分支可通过附图2所示的凹状曲线链而互相连接起来，这提高了击穿电压性能。在每个分支80内的源极区域37的宽度比该单元内部的放射状相 对链41之间的最宽距离43小。单个单元的结构尺寸取决于电压范围。在一个实施方式中，每一 分支80的宽度44为几个微米的量级，更具体来说是在从大约1.0到 3.5微米的范围内，而放射状相对链41之间的单元内的最宽距离43为 大约0.5到2.0微米，其大于宽度44。每个单元分支80具有小于10微 米的长度46，并且在本实施方式中是在2.5到5.0微米的范围内。相邻 单元的对应平行分支80之间的间距47是从大约3.0到7.0微米的范围 内，并且在本实施方式中是在4.0到5.0微米之间。可以采用更小的尺 寸，以实现增加的单元密度，每个分支的宽度44的极限限制是由光刻 工艺能力来定义的。在所描述的制造半导体器件的方法的示例中，基极和源极区域36 和37是在绝缘栅极电极32已被沉积在半导体材料的表面2上之后形 成的。在通过蚀刻栅极电极32的多晶硅而定义出四个分支80之后， 通过将适当的掺杂类型(N-型或者P-型)结合到下面的半导体材料中， 首先形成基极区域36，随后形成源极区域37。如附图2所示，在源极掺杂物被引入到芯片中之前，通过加热该 芯片，合并操作将在相邻单元的各分支的相邻端部附近的区域内的相 邻基极区域36合并起来，以创建这些阱区域之间的接触。替代地，也 可不使用掩模和扩散来获得单一的主体区域36，而是可以增加将附加 的掩模和注入步骤，以用于将相邻单个单元的相邻主体区域合并起来。适合的制造工艺的进一步细节在我们的欧洲专利说明书EP 1 387 408 中被描述，其教导被并入本文中以供参考。在合并操作之后，第二漏极层10仅在漏极区域39中才到达芯片 的表面2，漏极区域39在表面2处是物理隔离的，即使它们在合并的 基极区域36下电气相连。基极-漏极结的边界18被凹状的基极区域包 围。此配置通过降低电场浓度而提高了击穿电压。附图3是合并操作之后在两个相邻单个单元的分支80的并列端点 之间沿附图1的线A-A获得的部分半导体器件的简化横截面视图。附 图4是在合并操作之后在两个相邻单个单元的对应平行分支80之间， 沿附图1的线B-B处获得的我们的欧洲专利说明书EP 1 387 408中的 部分半导体器件的类似视图。如附图5和6所示，还提供了具有与基极区域相同极性的重掺杂 区域38，其在芯片衬底中具有与源极区域37的结，并且通过与金属源 极电极40接触而与源极区域电气短路。重掺杂区域38的目的是通过 确保即使当通过将栅极电压切换到关状态而在表面2处切断在漏极区 域39中的高密度载流的排出时基极区域仍然总是被极化，来降低寄生 NPN或者PNP双极现象(也被称为突发击穿效应)。因此，改善了击 穿电压以及非钳位感应开关(UIS)。附图5图解了我们的欧洲专利说明书EP 1 387 408的先有功率开 关IGFET的开状态期间的电流，其中在表面2处露出的有源漏极区域 39内，沿着表面2的横向方向，第二漏极的掺杂浓度基本上没有变化。 可以看出，每个导电路径通常在其有源区域39中的20处平行于表面2 延伸，并且在衬底中仅垂直于表面2延伸，以在有源漏极区域39的中 心部分的22处与在芯片的表面4处的漏极电极接合。对于导电路径的 宽度的这一约束会对开状态电阻RosoN产生不利影响，但是通过增加第 二层IO的掺杂浓度对其进行补偿将会对击穿电压产生不利影响。美国专利说明书4 376 286和5 075 739描述了对于改善这种折衷情形的尝 试，但是进一步的改善仍是令人期望的。本发明的本实施例通过扩大其有源漏极区域39中的24处的电流 导电路径，提供了在开状态电阻和击穿电压之间的改进折衷方案，所 述电流路径被设为"喇叭"形，如在附图6的横截面视图中的"Y"形 状所示。如附图7所示，这一方案是通过在有源漏极区域39中提供在 基极-漏极结18的外周旁边延伸的外周区域26而实现的，外周区域具 有比第二漏极层IO的剩余部分更高的掺杂密度。此外，位于有源漏极 区域39中心的中间区域28被提供了比第二漏极层IO的其余部分更低 的掺杂密度。为了避免对该器件的击穿电压产生不利影响，外周区域 26延伸得不比基极区域36更深入。然而，外周区域26的更高导电性 以及他们在对基极-漏极结的外周18旁边的电流导电路径24进行放大时的作用，使得能够降低沟道电阻RjFET。在本发明的本实施例中，通过降低中间区域28的掺杂浓度，更好 地补偿了较高惨杂外周区域26的使器件击穿电压恶化的任何倾向。在本发明的本实施例中，基本单元结构具有如图1到3中所示的 类型，其中每一单个基本单元的四个分支80沿直线延伸，在相邻单元 的源极区域的并列端点附近的合并基极区域36、以及被基极区域包围 的基极-漏极结的外周18是凹进的。结的外周16和18以及外周区域 26通常都是环形，并且是同心的。这通过降低电场浓度，改善了击穿 电压。然而，本发明可应用于在每个单元内具有不同分支数量的其它 结构，甚至可应用于条形和其它形状的单元结构中，例如在我们的欧 洲专利说明书EP 1 387 408中以及在本说明书的序言内参考的其它文 献中所描述的那些结构。此外，在本发明的本实施例中，如附图7所示，低掺杂区域被布 置在较厚的"场氧化物"层30的下方，在该层30中，空间电荷在关状态中延伸，其同样有助于增加击穿电压，然而，对栅极电极32与表面2之间的间距进行限定的绝缘层在所述结外周附近的31处比在所述中间区域附近的区域中更薄。制造具有这样一种"台阶状"栅极氧化物层和自对准掺杂区域的半导体器件的方法被描述在Ueda等人在 IEEE Transaction of Electronic Devices, vol.ED-31 (no.4) : 416-20 1984 中发表的题目为"A new vertical double diffused MOSFET - the self-aligned trrraced-gate MOSFET"的文中中，其中教授的内容并入本 文中以供参考。附图8和9描述了在附图6和7中所示的制造半导体器件的方法 的一个示例中的步骤。在芯片的表面4上形成漏极电极6并形成第一 漏极层8之后，通过在第一漏极层上外延生长半导体材料而形成第二 漏极层10。在所述第一漏极层上外延生长半导体材料的附图8中所示 步骤的最后阶段期间，第二层IO的掺杂浓度被减少，从而产生具有降 低的掺杂浓度的层27，在其中形成源极、基极和高掺杂外周区域之后 该层27仍被保持，以提供低掺杂区域28。如附图9中所示，随后在芯片的表面2上生长常规和厚氧化物层 31和30。随后通过生长多晶硅以及使用光刻胶掩模刻蚀构图，在氧化 物层30和31上方形成栅极电极。该栅极堆叠的其它特征，例如间隔 物，是在工艺中的不同阶段加入的。栅极堆叠的这些特征被用来定义 自动对准掩模，以供形成源极、基极和高掺杂外周区域37、 36和26 的步骤使用。在该示例中，通过将第一导电类型的离子注入到芯片表面2的被 氧化物层30和31暴露留下的区域内，形成高掺杂外周区域26。然后 通过扩散相反导电类型而形成基极区域36，并且随后通过使得芯片经 受高温来合并这些基极区域36。接着，通过扩散第一导电类型来形成 源极区域37，并且通过扩散相反导电类型来形成重掺杂区域38。如果与附图7中所示的基本单元相似的结构被用于边缘单元，则 与基本单元性能相比，将使开关器件的击穿电压降低。为了避免这种 降低，在本发明的本实施例中，该阵列的边缘单元，也就是与芯片边 缘最接近的终端单元，具有如附图IO所示的不同结构，特别是在它们 面对着相邻芯片边缘的外侧。类似于基本单元，每个边缘单元包括从第一表面2延伸的第一导电类型的源极区域37、以及包围着位于或者低于第一表面的源极区域 的相反导电类型的基极区域36。基极区域36与源极区域37和第二漏 极层10之间分别形成有基极-源极结12和基极-漏极结14，两个结都向 着第一表面2延伸，以便在那里分别定义结的外周16和18。在边缘单 元的内侧上，与芯片绝缘的栅极电极32被放置在第一表面2上，其在 基极-源极结12和基极-漏极结14上方延伸，从而在基极区域36中形 成在器件的开状态下的导电沟道，与基本单元内相似。在这个内侧上， 边缘单元在基极-漏极结的外周18旁边具有高掺杂外周区域26，其与 阵列中的直接相邻的基本单元的高掺杂外周区域26相互协作，以形成 喇叭形的导电路径24和22。在外侧上，还在基极-漏极结的外周18旁 边提供高掺杂外周区域26。然而，在面对着芯片边缘的每个边缘单元的外侧上，栅极电极32 朝着芯片的相邻边缘，在基极-源极结和基极-漏极结的外周16和18的 至少部分之上及之外延伸。而且，在每个边缘单元的外侧上，第二漏 极层10包括具有降低的掺杂浓度的区域27，该区域27从高掺杂外周 区域26延伸到栅极电极之外直到芯片的相邻边缘。在本发明的本实施例，在边缘单元的外侧上，较厚的氧化物层30 延伸到芯片边缘之外。边缘单元的外侧的这些特征保持了该器件的原 本可能在该外侧恶化的击穿电压。
权利要求
1.一种垂直绝缘栅极场效应晶体管半导体器件，包括在半导体材料的芯片中形成的单元阵列，该单元阵列提供有第一表面(2)和与所述第一表面相对的第二表面(4)，并具有第一导电类型的第一和第二叠置漏极层(8，10)，第一漏极层(8)从所述第二表面延伸，第二漏极层(10)具有比所述第一漏极层更低的高掺杂浓度并且延伸到所述第一表面(2)，每个所述单元包括从所述第一表面延伸的所述第一导电类型的源极区域(37)、以及对位于和低于所述第一表面(2)的所述源极区域进行包围的相反导电类型的基极区域(36)，所述基极区域(36)与所述源极区域(37)和漏极层(8，10)分别形成基极-源极结(12)和基极-漏极结(14)，两个结都延伸到所述第一表面从而在那里定义各自的结外周(16，18)，以及通过绝缘层与所述芯片绝缘的栅极电极(32)，其在所述第一表面处的所述基极-源极结和所述基极-漏极结的所述外周(16，18)的至少部分上方的所述第一表面(2)延伸，由此响应于对所述栅极电极(32)施加的栅极电压，在所述源极区域和所述漏极层(8，10)之间的所述基极区域(36)中形成在器件的开状态下的导电沟道，其特征在于，所述第二漏极层(10)包括在所述基极-漏极结的各自外周(18)旁边延伸的外周区域(26)，所述外周区域(26)具有比所述第二漏极层(10)的中间区域(28)更高的掺杂浓度，从而为源极-漏极电流提供比所述中间区域更高导电性路径(24)，所述更高导电性路径在所述基极-漏极结的所述外周(18)旁边延伸。
2. 如权利要求1所述的半导体器件，其中至少在所述外周区域 (26)的附近，所述第二漏极层中的所述中间区域(28)在与所述第一 表面(2)相邻处提供降低的掺杂浓度。
3. 如权利要求2所述的半导体器件，在所述阵列的边缘处包括边 缘单元，每个所述边缘单元包括从所述第一表面(2)延伸的所述第一导电类型的源极区域(37)、以及对位于和低于所述第一表面(2)处的所述源极区域进行包围的相反导电类型的基极区域(36)，所述基 极区域与所述源极区域和第二漏极层(10)分别形成基极-源极结(12) 和基极-漏极结(14)，两个结都延伸到所述第一表面以便在那里定义 各自的结外周(16， 18)，以及与所述芯片绝缘并被设置在所述第一 表面(2)处的栅极电极(32)，其在位于所述第一表面处的所述基极 -源极结和所述基极-漏极结的所述外周(16， 18)的至少部分之上和之 外，朝着芯片的相邻边缘延伸，其中每个所述单元中的所述第二漏极 层(10)包括朝着芯片的相邻边缘延伸到所述栅极电极(32)之外的 具有降低的掺杂浓度的区域(27)。
4. 如前任一权利要求所述的半导体器件，其中所述绝缘层在所述 结外周(16， 18)附近内比在所述中间区域(28)的相邻区域内更薄。
5. —种制造如前任一权利要求所述的半导体器件的方法，其中制 造所述第二漏极层(10)包括在所述第一漏极层(8)上外延生长半导 体材料，以及制造所述源极和基极区域(37， 36)及所述外周区域(26) 包括将掺杂物引入到所述第二漏极层(10)内，并在其中扩散所述掺 杂物。
6. 如从属于权利要求2的权利要求5所述的制造半导体器件的方 法，其中在所述第一漏极层上外延生长半导体材料的步骤期间，所述 第二层(10)中的掺杂物浓度被降低。
7. 如权利要求5或者6所述的制造半导体器件的方法，包括在所 述第一表面上形成包括所述栅极电极(32)的堆叠，使用所述堆叠作 为掩模将用于所述外周区域(26)的掺杂物从所述第一表面(2)引入 到芯片内，以及随后使用所述堆叠作为掩模将用于所述基极和源极区 域(36， 37)的掺杂物从所述第一表面引入到芯片内。
全文摘要
具有基本单元阵列的半导体功率开关，其中有源漏极区域(39)内的外周区域(26)在基极-漏极结(18)的外周旁边延伸，外周区域具有比第二漏极层(10)的其余部分更高的掺杂浓度。位于有源漏极区域(39)的中心的中间区域(28)被提供了比第二漏极层(10)的其余部分更低的掺杂浓度。通过在其有源漏极区域(39)中的(24)处扩大电流导电路径，其在开态电阻和击穿电压之间提供了一个改进的折衷方案。在阵列的每个边缘单元的外侧上，栅极电极(32)在基极-源极结和基极-漏极结的外周的(16)和(18)的至少部分之上和之外朝着芯片的相邻边缘延伸。此外，在每个边缘单元的外侧上，第二漏极层(10)包括具有降低的掺杂浓度的区域(27)，其在恰恰相对于芯片的相邻边缘的栅极电极之外延伸。
文档编号H01L29/66GK101228636SQ200580051173
公开日2008年7月23日 申请日期2005年7月25日 优先权日2005年7月25日
发明者乔尔·马尔盖里塔, 布兰迪诺·洛佩斯, 斯特凡·阿尔维斯, 让·米切尔·雷内斯, 阿兰·德朗 申请人:飞思卡尔半导体公司