半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。
技术背景现在，即使切断电源也能够保持所存储信息的闪存(flash memory)使用 在手机这样的移动设备中，其技术已经被广泛普及。该闪存中的每一个存储单元(memory cell)是将隧道绝缘膜、浮栅 (Floating gate)、中间绝缘膜、控制栅(control gate)依次形成在半导体衬 底上而成的，这样的存储单元与周边电路一起集成成在半导体衬底上，从而 构成一个闪存。例如，在下述特許文献1至3中公开了上述的闪存。在闪存的制造工序中，进行通过对导电膜进行图案成形来形成控制栅的 工序这样的各种图案成形工序，在图案成形之后若残留有多余的膜，则由于 该膜剥落并再附着在其他部分上，从而该部分变成图案不良，进而产生半导 体器件的成品率低这样的问题。此外，不仅限于闪存，在一般的半导体器件的制造工序中，伴随着图案 的细微化，因曝光工序中的光学邻近(optical proximity)效果而产生的浮栅 等的设备图案的变形变得明显。为了防止这样的图案变形，通常对中间掩模 (reticle)(曝光用掩模)的遮光图案实施所谓的OPC (Optical Proximity Correction:光学邻近校正)形状補正，使得该遮光图案的投影像变成设备图 案的设计形状。例如，在下述特許文献4中，作为对带状的重复图案的OPC，提案了斜 向切去各图案的角的補正。特許文献1: JP特开2005-129760号公报 特許文献2: JP特开2005-142362号公报 特許文献3: JP特开2005-244086号公报 特許文献4: JP特开平1-188857号公报发明内容本发明的目的在于提供一种，具有闪存单元，能够提高成品率的半导体 器件及其制造方法。根据本发明的一个观点，提供一种半导体器件，其特征在于，具有 半导体衬底；多个带状的有源区域，其在上述半导体衬底上被划定，相 互平行且隔开有间隔；元件分离绝缘膜，其形成在上述半导体衬底上，并包 围上述有源区域；闪存单元，其在上述有源区域上依次形成有隧道绝缘膜、 浮栅、中间绝缘膜以及控制栅；岛状的下部导体图案，其针对上述有源区域 的每一个，形成在上述有源区域的末端的上述元件分离绝缘膜上，并由与上 述浮栅相同的材料构成；上述中间绝缘膜的切片，其以覆盖上述多个下部导 体图案的方式形成，并由该下部导体图案的每一个共享；虚设导体图案，其 由与上述控制栅相同的材料构成，形成在上述中间绝缘膜的切片上，并由上 述下部导体图案的每一个共享；上述中间绝缘膜的栅栏，其在上述元件分离 区域上，沿着上述有源区域从上述浮栅的侧面向上述下部导体图案的侧面延此外，根据本发明的另一观点，提供一种半导体器件的制造方法，其特 征在于，包括通过在半导体衬底上形成元件分离绝缘膜，在上述半导体衬 底上划定相互平行且隔开有间隔的多个带状的有源区域的工序；在位于上述 有源区域的上述半导体衬底上形成隧道绝缘膜的工序；分别在上述隧道绝缘 膜和上述元件分离绝缘膜上形成第一导电膜的工序；在上述第一导电膜上涂 敷光致抗蚀剂的工序；使用曝光用掩模，对上述光致抗蚀剂进行曝光的工序， 所述曝光用掩模具有在透明基板上相互平行地形成了多个带状的遮光图案的 结构，所述遮光图案具有向末端宽度依次变窄的二个以上的宽度狭窄部；对 上述光致抗蚀剂进行显影，形成包含上述多个有源区域的每一个且相互分开 的多个带状的抗蚀图案的工序；将上述抗蚀图案用作掩模，选择性地对上述 第一导电膜进行蚀刻的工序；除去上述抗蚀图案的工序；在除去上述抗蚀图 案之后，分别在上述元件分离绝缘膜和上述第一导电膜上形成中间绝缘膜的 工序；在上述中间绝缘膜上形成第二导电膜的工序；通过对上述第一导电膜、 上述中间绝缘膜以及上述第二导电膜进行图案成形，在上述有源区域上形成 依次形成有上述隧道绝缘膜、浮栅、上述中间绝缘膜以及控制栅的闪存单元，并在上述有源区域的末端的上述元件分离绝缘膜上形成依次形成有岛状的下 部导体图案、上述中间绝缘膜的切片以及虚设栅电极的结构体的工序。 下面，对本发明的作用进行说明。根据本发明，在对光致抗蚀剂进行曝光的工序，使用具有多个带状的遮 光图案的光用掩模，所述遮光图案具有朝向末端宽度依次变窄的二个以上的宽度狭窄部。通过设置二个以上的这样的宽度狭窄部，能够防止因光学邻近效果而引 起的焦点范围的减小，即使曝光时的聚焦稍微偏移，也能够防止投影像彼此 之间相接。其结果，在将抗蚀图案用作掩模，选择性地对第一导电膜进行蚀刻的工 序中，将第一导电膜进行图案成形为降低了因光学邻近效果而引起的图案的 变形量的带状，从而抑制因光学邻近效果而产生的图案成形后的第一导电膜 彼此之间的相互连接。在此，在形成闪存单元和结构体的工序中，形成有第一导电膜的侧面的 中间绝缘膜未被蚀刻，从而作为栅栏而留下。此外，由于第一导电膜图案成 形为抑制了因光学邻近效果而引起的图案变形的带状，也抑制了控制栅和虚 设导体图案之间的栅栏的伴随图案变形所产生的弧度，成为真正的直线状。这样的直线状的栅栏是不同种类的形状之间的组合，例如，与曲线和直 线组合得到的栅栏相比较，在工序中很难剥落。因此，在本发明中，能够防 止因剥落的栅栏附着在其他的部分而产生该部分的图案不良的情况，从而能 够提高半导体器件的成品率。另外，在本发明中，由于用虚设导体图案覆盖了中间绝缘膜的切片，即 使第一导电膜的先端部分因光学邻近效果而带有弧度，反映出该部分的第一 导电膜的形状的曲线状的台阶部分形成为切片，也因为虚设导体图案成为蚀 刻掩模，所以台阶部分不会成为栅栏。因此，不会形成该曲线状的不稳定的 栅栏，能够更进一步有效地避免伴随着栅栏的产生而产生的半导体器件的成 品率低下的情况。


图1是假想的半导体器件的制造过程中的截面图(其l)。图2是假想的半导体器件的制造过程中的截面图(其2)。 图3是假想的半导体器件的制造过程中的截面图(其3)。图4是假想的半导体器件的制造过程中的截面图(其4)。 图5是假想的半导体器件的制造过程中的截面图(其5)。 图6是假想的半导体器件的制造过程中的截面图(其6)。 图7是假想的半导体器件的制造过程中的截面图(其7)。 图8是假想的半导体器件的制造过程中的截面图(其8)。图9是假想的半导体器件的制造过程中的截面图(其9)。图10是假想的半导体器件的制造过程中的截面图(其10)。图11是假想的半导体器件的制造过程中的截面图(其11)。图12是假想的半导体器件的制造过程中的截面图(其12)。图13是假想的半导体器件的制造过程中的截面图(其13)。图14是假想的半导体器件的制造过程中的截面图(其14)。图15是假想的半导体器件的制造过程中的截面图(其15)。图16是假想的半导体器件的制造过程中的截面图(其16)。图17是假想的半导体器件的制造过程中的俯视图(其1)。图18是假想的半导体器件的制造过程中的俯视图(其2)。图19是假想的半导体器件的制造过程中的俯视图(其3)。图20是假想的半导体器件的制造过程中的俯视图(其4)。图21是假想的半导体器件的制造过程中的俯视图(其5)。图22是假想的半导体器件的制造过程中的俯视图(其6)。图23是假想的半导体器件的制造过程中的俯视图(其7)。图24是假想的半导体器件的制造过程中的俯视图(其8)。图25是假想的半导体器件的制造过程中的俯视图(其9)。图26是假想的半导体器件的制造过程中的俯视图(其10)。图27是假想的半导体器件的制造过程中的俯视图(其11)。图28是假想的半导体器件的制造过程中的俯视图(其12)。图29是制造假想的半导体器件时所使用的中间掩模的放大俯视图。图30是对于使用图29的中间掩模来形成的第一抗蚀图案的平面形状在曝光装置，豸焦时发生怎样的变化进行了模拟得到的俯视图。8图31是本发明的第一实施方式中的为了减小光学邻近效果所引起的投 影像的变形而研究出的中间掩模的放大俯视图。图32是对于使用图31的中间掩模来形成的第一抗蚀图案的平面形状在曝光装置离焦时发生怎样的变化进行了模拟得到的俯视图。图33是本发明的第一实施方式中的为了更进一步减小光学邻近效果所 弓I起的投影像的变形而研究出的中间掩模的放大俯视图。图34是对于使用图33的中间掩模来形成的第一抗蚀图案的平面形状在 曝光装置离焦时发生怎样的变化进行了模拟得到的俯视图。图35是一并示出了分别使用准备事项中的中间掩模和本发明的第一实 施方式的中间掩模来得到的第一抗蚀图案的平面形状的模拟结果、实际的抗 蚀图案的SEM像的图。图36是以准备事项中所说明的中间掩模(左侧)，只设一个宽度狭窄部 中间掩模(中央)，以及设置两段宽度狭窄部中间掩模(右侧)的顺序，示 意性地表示焦点范围(focus margin)放大的样子的俯视图。图37是本发明的第二实施方式的半导体器件的制造过程中的截面图(其1) 。图38是本发明的第二实施方式的半导体器件的制造过程中的截面图(其2) 。图39是本发明的第二实施方式的半导体器件的制造过程中的截面图(其3) 。图40是本发明的第二实施方式的半导体器件的制造过程中的截面图(其4) 。图41是本发明的第二实施方式的半导体器件的制造过程中的截面图(其5) 。图42是本发明的第二实施方式的半导体器件的制造过程中的截面图(其6) 。图43是本发明的第二实施方式的半导体器件的制造过程中的截面图(其7) 。图44是本发明的第二实施方式的半导体器件的制造过程中的截面图(其8) 。图45是本发明的第二实施方式的半导体器件的制造过程中的截面图(其9) 。图46是本发明的第二实施方式的半导体器件的制造过程中的截面图(其10) 。图47是本发明的第二实施方式的半导体器件的制造过程中的截面图(其 1"。图48是本发明的第二实施方式的半导体器件的制造过程中的截面图(其12) 。图49是本发明的第二实施方式的半导体器件的制造过程中的截面图(其13) 。图50是本发明的第二实施方式的半导体器件的制造过程中的截面图(其14) 。图51是本发明的第二实施方式的半导体器件的制造过程中的截面图(其15) 。图52是本发明的第二实施方式的半导体器件的制造过程中的截面图(其16) 。图53是本发明的第二实施方式的半导体器件的制造过程中的截面图(其17) 。图54是本发明的第二实施方式的半导体器件的制造过程中的截面图(其18) 。图55是本发明的第二实施方式的半导体器件的制造过程中的截面图(其19) 。图56是本发明的第二实施方式的半导体器件的制造过程中的截面图(其20) 。图57是本发明的第二实施方式的半导体器件的制造过程中的截面图(其1) 。图58是本发明的第二实施方式的半导体器件的制造过程中的截面图(其2) 。图59是本发明的第二实施方式的半导体器件的制造过程中的截面图(其3) 。图60是本发明的第二实施方式的半导体器件的制造过程中的截面图(其4) 。图61是本发明的第二实施方式的半导体器件的制造过程中的截面图(其5) 。图62是本发明的第二实施方式的半导体器件的制造过程中的截面图(其6) 。图63是本发明的第二实施方式的半导体器件的制造过程中的截面图(其7) 。图64是本发明的第二实施方式的半导体器件的制造过程中的截面图(其8) 。图65是本发明的第二实施方式的半导体器件的制造过程中的截面图(其9) 。图66是本发明的第二实施方式的半导体器件的制造过程中的截面图(其10) 。图67是本发明的第二实施方式的半导体器件的制造过程中的截面图(其11) 。图68是本发明的第二实施方式的半导体器件的制造过程中的截面图(其12) 。图69是表示在图33中说明的中间掩模和虚设控制栅的设计上的位置关 系的放大俯视图。
具体实施方式
(1)准备事项的说明在说明本发明的实施方式之前，对于本发明的准备事项进行说明。图1至图16是假想的半导体器件的制造过程中的截面图，图17至图28 是其俯视图。以下，对于该半导体器件的制造方法进行说明。首先，如图1所示，在硅(半导体)衬底l上形成元件分离槽la之后， 使用CVD (Chemical Vapor D印osition:化学气相沉积)法在该元件分离槽 la中填充作为元件分离绝缘膜2的硅氧化膜。图17是如上所述地形成元件分离绝缘膜2之后的俯视图，前面的图1的周边电路区域I和单元区域II (第一截面)是沿图17中的A1-Al线的截面 图。此外，图1中的单元区域II的第二至第四截面分别相当于沿图17的B1-Bl线、Cl-Cl线以及D1 -Dl线的截面图。如图17所示，在半导体衬底1上划定了周边电路区域i和单元区域n。并且，图17的单元区域II的其末端付近，即在被元件分离槽la包围的硅衬 底1的有源区域的端部付近被放大。下面，对得到图2中所表示截面结构之前的工序进行说明。 首先，通过对未形成元件分离绝缘膜2部分的硅衬底1的表面进行热氧 化，形成第一热氧化膜6。然后，通过将该第一热氧化膜6用作滤膜(through membrane)的离子注入，在单元区域II的硅衬底的深部中形成n阱3。另夕卜， 在单元区域II中的比该n阱3更浅的部分的硅衬底1中形成第一 p阱5，并 在周边电路区域I的硅衬底1中形成第二 p阱4。下面，对得到图3中所表示的截面结构之前的工序进行说明。 首先，除去用作滤膜的第一热氧化膜6，再次对硅衬底1进行热氧化， 在周边电路区域I和单元区域n的硅衬底l上形成隧道绝缘膜15。然后，在 隧道绝缘膜15上形成作为第一导电膜7的多晶硅膜之后，在第一导电膜7 上涂敷正型的光致抗蚀剂，并对其进行曝光、显影，从而形成平面形状为带 状的第一抗蚀图案8。图18是该工序结束之后的俯视图，前面的图3的周边电路区域I和单元 区域II (第一截面)是沿图18的A2-A2线的截面图。此外，图3的单元区 域II的第二至第四截面相当于分别沿图18的B2 - B2线、C2 - C2线、D2 -D2线的截面图。如图18所示，多个第一抗蚀图案8，本来应该以成为带状的方式相互孤 立地形成，但在本例子中，由于曝光时的光学邻近效果，导致使其形成为在 单元区域II的末端付近被相互连在一起的形状。图29是为了形成第一抗蚀图案8而使用的中间掩模(曝光用掩模)的放大俯视图。该中间掩模100是由透明基板101和形成在该透明基板101上的遮光图 案102所构成的衰减型(half-tone)的中间掩模，上述透明基板101由石英 构成。其中，遮光图案102由遮住如KrF激光或ArF激光一样的曝光光的MoSiN构成。此外，遮光图案102是多个相互隔开间隔的带状图案，其各自与图18 中所示的第一抗蚀图案8的形状相对应。其中，由于附图原因，在图29中， 将遮光图案102的延伸方向从第一抗蚀图案8 (图18参照)的延伸方向只旋 转了 90° 。如上所述，即使在中间掩模100中形成孤立的遮光图案102，由于上述 的光学邻近效果，导致多个第一抗蚀图案8在末端付近上被连在一起。然后，如图4所示，将第一抗蚀图案8作为掩模，对第一导电膜7进行 蚀刻，从而将第一导电膜7的图案成形为带状。在该进行蚀刻结束后，除去第一抗蚀图案8。图19是如上所述地除去第一抗蚀图案8之后的俯视图，前面的图4的周 边电路区域I和单元区域II (第一截面)是沿图19的A3-A3线的截面图。 此外，图4的单元区域II的第二至第四截面相当于分别沿图19的B3 - B3 线，C3-C3线，以及D3 - D3线的截面图。如图19所示，图案成形为带状的各个第一导电膜7与第一抗蚀图案8相 同，在其末端付近上被相互连在一起。接着，如图5所示，作为中间绝缘膜9将ONO膜形成在硅衬底1的上 侧整个面上。如虚线圆内所示，该ONO膜，依次层叠第一氧化硅膜9 f 、氮 化硅膜9g以及第二氧化硅膜9h而成，由于能够降低漏电流以及提高介电常 数，所以适合用作闪存的中间绝缘膜。图20是该工序结束之后的俯视图，前面的图5的周边电路区域I和单元 区域II(第一截面)是沿图20的A4-A4线的截面图。此外，图5的单元区 域II的第二至第四截面相当于分别沿图20的B4 - B4线、C4 - C4线以及D4 -D4线的截面图。如图20所示，在中间绝缘膜9上形成反映出基底的第一导电膜7的台阶 部分9x。在此，因为在周边电路区域I不形成闪存的单元，所以不需要在周边电 路区域中形成中间绝缘膜9。因此，在接下来的工序中，如图6所示，在中间绝缘膜9上形成第二抗 蚀图案10，将该第二抗蚀图案10作为掩模，通过进行干蚀刻来除去周边电1路区域I中的中间绝缘膜9。在该进行蚀刻中，蚀刻气体使用C4Fs、 Ar、 CO 以及02的混合气体，中间绝缘膜9之下的隧道绝缘膜15也被蚀刻并除去掉， 从而露出其下的硅衬底1的表面。图21是该工序结束之后的俯视图，前面的图6的周边电路区域I和单元 区域II (第一截面)是沿图21的A5-A5线的截面图。此外，图6的单元区 域II的第二至第四截面相当于分别沿图21的B5 - B5线、C5 - C5线以及D5 -D5线的截面图。然后，通过氧灰化除去第二抗蚀图案10之后，通过湿蚀刻处理洗浄硅衬 底1的表面。下面，对得到图7所表示的截面结构之前的工序进行说明。首先，采用衬底温度85(TC，处理时间40分钟的氧化条件，对从周边电 路区域I中露出的硅衬底1的表面进行热氧化，将形成厚度约12nm的热氧化 膜，并将该热氧化膜作为栅绝缘膜12。另外，采用将SiH4和PH3用作反应气体的減圧CVD法，在各绝缘膜9、 12匕作为第二导电膜13而形成原位掺杂(in situD叩ing)磷的厚度约180nm 的多晶硅膜。然后，通过等离子体CVD法，在该第二导电膜13上形成厚度 约30nm的氮化硅膜，并将其作为反射防止膜14。图22是该工序结束之后的俯视图，前面的图7的周边电路区域I和单元 区域II (第一截面)是沿图22的A6-A6线的截面图。此外，图7的单元区 域II的第二至第四截面相当于分别沿图22的B6 - B6线、C6 - C6线以及Dl -Dl线的截面图。接着，如图8所示，在射防止膜14上涂敷光致抗蚀剂，并对其进行曝光、 显影，将其作为第三抗蚀图案16。图23是如上所述地形成第三抗蚀图案16之后的俯视图，前面的图8的 周边电路区域I和单元区域II (第一截面)是沿图23的A7 - A7线的截面图。 此外，图8的单元区域II的第二至第四截面相当于分别沿图23的B7 - B7 线、C7-C7线、以及D7-D7线的截面图。如图23所示，第三抗蚀图案16覆盖周边电路区域I，并在单元区域II中具有与控制栅相当的条纹状的平面形状。接着，如图9所示，将第三抗蚀图案16用作蚀刻掩模，对第一、第二导电膜7、 13以及中间绝缘膜9进行图案成形。在等离子体蚀刻腔室内进行该图案成形，由多晶硅构成的第一、第二导电膜7、 13的蚀刻气体采用Cl2和 02的混合气体；由ONO膜构成的中间绝缘膜9的蚀刻气体采用CH3F和02的混合气体。这样的图案成形的结果是在周边电路区域I留下第二导电膜14，同时在 单元区域II中，将第一、第二导电膜7、 13和中间绝缘膜9分别作为浮栅7a、 控制栅13a和中间绝缘膜9a。此外，如单元区域II的第一截面所示，虚设控制栅13b形成在单元区域 II的末端的元件分离绝缘膜2上，由第一导电膜7构成的下部导电体7b被该 虚设控制栅13b所覆盖。然后，除去第三抗蚀图案16。图24是除去第三抗蚀图案16之后的俯视图，前面的图9的周边电路区 域I和单元区域II (第一截面)是沿图24的A8-A8线的截面图。此外，图 9的单元区域II的第二至第四截面相当于分别沿图24的B8 - B8线、C8 - C8 线、以及D8-D8线的截面图。如图24所示，在各控制栅13a之间的空间中，在第一导电膜7 (图20 参照)的上面形成的中间绝缘膜9是通过进行蚀刻而被除去的，由于形成在 第一导电膜7的侧面上的中间绝缘膜9，以与第一导电膜7的膜厚大致相同 的厚度形成在衬底1的厚度方向上，因此该中间绝缘膜9不被蚀刻，从而作 为栅栏(fence) 9d而被留下。接着，如图10所示，对浮栅7a和控制栅13a的各自的侧面进行热氧化， 从而在它们的侧面上形成厚度约10nm左右的热氧化膜17。该热氧化膜17 也形成在虚设控制栅13b的侧面，其作用是提高最终形成的闪存单元的保持 特性。接着，如图ll所示，通过将浮栅7a和控制栅13a作为掩模的离子注入， 向单元区域II的硅衬底1离子注入作为n型杂质的As—。该离子注入的条件 例如是加速能量为50KeV，剂量为6.0X10"cm—2。这样的离子注入的结果 是在浮栅7a的旁边的硅衬底1上形成了第ln型源极/漏极延伸区18a。图25是该工序结束之后的俯视图，前面的图11的周边电路区域I和单 元区域II (第一截面)是沿图25的A9-A9线的截面图。此外，图11的单15元区域II的第二至第四截面相当于分别沿图25的B9 - B9线、C9 - C9线以 及D9-D9线的截面图。下面，对得到图12所表示的截面结构之前的工序进行说明。 首先，通过对浮栅7a和控制栅13a的各自的侧面再次进行热氧化，使热 氧化膜17的膜厚只再增大9.5nm。然后，通过等离子体CVD法在各区域I， II中形成氮化硅膜，使得硅衬底1的平坦面上的厚度变为约115nm。然后， 通过RIE (Reactive Ion Etching:反应离子刻蚀)将该氮化硅膜进行回蚀(Etch back),并将其作为第一绝缘性侧壁20留在浮栅7a和控制栅13a的各自的侧 面。该第一侧壁20也形成在虚设控制栅13b的侧面。接着，如图13所示，将第四抗蚀图案21用作掩模，同时对周边电路区 域I中的第二导电膜13进行蚀刻，将在第四抗蚀图案21之下的未被蚀刻而 残留的第二导电膜13作为栅电极13c。图26是该工序结束之后的俯视图，前面的图13的周边电路区域I和单 元区域II (第一截面)是沿图26的A10-A10线的截面图。此外，图13的 单元区域II的第二至第四截面相当于分别沿图26的BIO - B10线、C10 - C10 线以及D10-D10线的截面图。接着，如图14所示，通过将TEOS (Tetraethylorthosilicate:正硅酸乙酯) 用作反应气体的等离子体CVD法，在硅衬底1的平坦面的整个面上将氧化硅 膜厚度形成为100nm之后，对该氧化硅膜进行回蚀，在第一绝缘性侧壁20 和栅电极23c的各自的侧面形成第二绝缘性侧壁22。在该回蚀中，在隧道绝缘膜15中没有被控制栅13a覆盖的部分被蚀刻， 只有在控制栅13a的下方残留隧道绝缘膜15。下面，对得到图15所表示的截面结构之前的工序进行说明。首先，将第二绝缘性侧壁22、控制栅13a以及栅电极13c作为掩模进行 离子注入，从而形成如图所示的n型源极/漏极区域25a和p型源极/漏极 区域25b。使用未图示的抗蚀图案来进行该离子注入中的n型杂质和p型杂 质的划分，在离子注入结束后除去该抗蚀图案。此外，作为n型杂质而采用P+离子，并在加速能量10KeV，剂量6.0X 10"cm—z的条件下离子注入P+离子。并且，作为p型杂质而采用B+离子，并在加速能量5KeV，剂量4.0X 10"cm々的条件下离子注入B+离子。接着，通过溅射法，将厚度8nm的钴膜和厚度10nm的氮化钛(TiN) 膜依次形成在整个面上。然后，通过衬底温度为约55(TC、处理时间为约0.5 分钟的RTA (Rapid Thermal Anneal:快速退火)，对这些膜进行退火，并使 它们与硅反应。然后，将APM和SPM的混合溶液用作蚀刻液，通过湿蚀刻 除去在元件分离绝缘膜2等上的未反应的钴膜和氮化钛膜，在硅衬底1的表 层留下钴硅化物层26。另外，上述APM是指纯水、双氧水以及NH4OH的混 合溶液，SPM是指硫酸和双氧水的混合溶液。钴硅化物层26也形成在栅电极13c的上面，由此栅电极13c成为自对准 多晶硅化物(salicide)结构。然后，使用RTA对钴硅化物层26再次实施退火，使钴硅化物层26电阻 降低。作为该RTA的条件采用例如衬底温度800°C、处理时间0.5分钟。通过到此为止的工序，在周边电路区域I形成MOS晶体管TR。另一方面，在单元区域II中，形成了由控制栅13a、中间绝缘膜9a、浮 栅7a、隧道绝缘膜15以及n型源极/漏极区域25a构成的闪存单元FL。图27是该工序结束之后的俯视图，前面的图15的周边电路区域I和单 元区域II (第一截面)是沿图27的All-All线的截面图。此外，图27的 单元区域II的第二至第四截面相当于分别沿图27的B11 - B11线、C11 - Cll 线以及Dll -D11线的截面图。下面，对得到图16所表示的截面结构之前的工序进行说明。首先，通过CVD法，在硅衬底1的上侧整个面上形成作为层间绝缘膜 27的氧化硅膜。然后，通过CMP法对该层间绝缘膜27进行平坦化之后，通 过光刻法对层间绝缘膜27进行图案成形，源极/漏极区域25a、 25b上方的 层间绝缘膜27上形成接触孔。接着，通过溅射法，在该接触孔的内面和层间绝缘膜27的上面形成作为 胶膜的氮化钛膜，通过CVD法在该胶膜上形成钨膜，用该钨膜完全填充接触 孔。然后，通过CMP法研磨并除去层间绝缘膜27的上面的多余的胶膜和钨 膜，作为导电性插塞28只在接触孔内留下这些的绝缘膜。另外，图28是该工序结束之后的俯视图，前面的图16的周边电路区域 I和单元区域II (第一截面)是沿图28的A12-A12线的截面图。此外，图16的单元区域II的第二至第四截面相当于分别沿图28的Bl - Bl线、Cl -Cl线以及D1 -Dl线的截面图。通过以上的工序，己完成闪存的基本结构。根据该闪存，如图27的俯视图所示，在单元区域II中的控制栅13a之间 的空间中，在控制栅13a的图案成形时未被蚀刻的由ONO膜所构成的中间绝 缘膜9作为栅栏9d而被残留。虽然该栅栏9d在物理并不稳定，但由于在控制栅13a之间形成为直线状， 因此在工序中剥落的可能性低。另一方面，在单元区域II的末端部分中，如前文所述，因曝光时的光学 邻近效果而图案成形的第一导电膜7的平面形状带有弧度，中间绝缘膜9的 台阶部分9x也带有圆形。然后，在未形成虚设控制栅13b的情况下，该台阶 部分9x未被蚀刻而作为曲线状的栅栏残留下来。但是，这样的曲线状的栅栏比控制栅13a之间的直线状的栅栏9d更加不 稳定，在工序中剥落的可能性大。因此，在本例子中，在单元区域II的末端设置虚设控制栅13b，用该虛 设控制栅13b覆盖其下面的中间绝缘膜9，从而在单元区域II的末端不形成 曲线状的栅栏。该结构对于防止虚设控制栅13b下的栅栏的剥落有一定程度的效果。但是，本发明的发明者在调查时发现，上述的虚设控制栅13b和真的控 制栅13a之间的部分，即图27的虚线圆A中的栅栏9d也非常容易剥落。推 测认为，这时因为该部分的栅栏9d的平面形状是从直线状变成曲线状的分界 线，由于这样的不同种类的形状的组合，栅栏9d变得在物理上非常不稳定。若栅栏9d在工序中剥落，则栅栏9d再附着在硅衬底1的其他的部分上， 从而引起该部分的图案不良。其结果，产生闪存不良，半导体器件成品率低 下的问题，因此需要用于防止虚线圆A中的栅栏9d的剥落的新对策。本发明发明者鉴于这样的问题点，想到了如下所说明的本发明的实施方式。(2)第一实施方式 在上述准备事项的例子中，通过曝光在形成图18中所示的第一抗蚀图案 8吋，使用了图29中所说明的衰减型的中间掩模100。如图29所示，该中间掩模100所具有的遮光图案102只是将第一抗蚀图 案8 (图18参照)的设计形状相似放大而得到的图案，没有考虑因光学邻近效果而产生的投影像的变形。图30是对第一抗蚀图案8的平面形状因曝光装置的离焦A d (ix m)而 发生的变化，进行模拟而得到的俯视图，所述第一抗蚀图案8的平面形状是 使用该中间掩模100而得到的。另外，图30中的图案浓度是表示遮光图案102的投影像中的光的强度。如图30所示，可以知道若离焦Ad变成0.4以上，则因光学邻近效果而 导致相邻的第一抗蚀图案8彼此连接在一起。图31是为了减小这样的光学邻近效果所引起的投影像的变形而研究出 的中间掩模103的放大俯视图。在该中间掩模103中，遮光图案102的末端付近的两个长边102a上分别 只设置一个棱(edge) 102b。下面，将该棱102b的前端部分称为宽度狭窄部 104。图32是对第一抗蚀图案8的平面形状因曝光装置的离焦A d而发生的变 化，进行模拟而得到的俯视图，所述第一抗蚀图案8的平面形状是使用形成 有宽度狭窄部104的中间掩模103而得到的。在图32中，在离焦Ad为0.4的情况下，第一抗蚀图案8彼此之间的相 接的宽度比前面的图30的其宽度更窄，从而第一抗蚀图案8的变形得到了某 种程度的改善。但是，在离焦Ad为0.4的情况下，第一抗蚀图案8的彼此之 间连接在一起这一点没有改变。图33是为了进一步减小光学邻近效果所引起的投影像的变形而研究出 的中间掩模105的放大俯视图。在该中间掩模105中，设置在遮光图案102的长边102a上的棱102b的 数量再增加一个，从而形成了向末端的宽度依次变窄的两个的宽度狭窄部 104。另外，虽然对如图33所示的距離D!至D6的值不做特别的限定，但在本 实施方式中使用了下面的值 D'二400nm D2=40nmD3=10nm D4=120nm D5=150nm D6=200nm其中，这些值是在假设未发生因光学邻近效果而产生的像的变形的情况 下的，在遮光图案102的硅衬底上的投影像的值。中间掩模105中的遮光图 案102的实际的值是这些值与曝光装置的縮小率(1/4倍)的倒数的乘积。图34是对该第一抗蚀图案8的平面形状因曝光装置的离焦A d而发生的 变化，进行模拟而得到的俯视图，所述第一抗蚀图案8的平面形状是使用形 成有两个宽度狭窄部104的中间掩模105而得到的。如图34所示，若使用上述的中间掩模105，则在离焦Ad为0.4的情况 F，第一抗蚀图案8彼此之间变得不连在一起，因此可以使离焦(焦点范围) 变大，直到第一抗蚀图案8彼此之间连在一起为止。图35是一并记载了，分别使用准备事项中所说明的中间掩模100 (比较 例)和上述的中间掩模105所得到的第一抗蚀图案8的平面形状的模拟结果， 和实际的抗蚀图案108的SEM (Scanning Electron Microscope:扫描电子显 微镜)像的图。在图35中，左侧表示的是比较例，右侧表示的是本实施方式。如图35所示，在比较例的SEM像中，对于第一抗蚀图案8的先端部分 与模拟时相同地膨胀，在使用了设有两层宽度狭窄部104的中间掩模105的 情况下的SEM像中，第一抗蚀图案8的先端部分的膨胀得到抑制。图36是按顺序示意性地表示，焦点范围以准备事项中所说明的中间掩模 100 (左侧)，只设有一层宽度狭窄部104的中间掩模103 (中央)，以及设 有两层宽度狭窄部104的中间掩模105 (右侧)的顺序放大的样子的俯视图。 另外，在图36中，上面的三个图表示理论上的平面轮廓(layout)，下面的 三个图表示实际所形成的平面轮廓。如参照图33以及图34所说明，设有两个宽度狭窄部104的中间掩模105 对于放大在形成第一抗蚀图案8时的焦点范围是有效的，在下面所说明的实 施方式中也使用该中间掩模105。然而，通过使用EB (Electron Beam:电子束)描画装置进行的光刻，对 形成在由石英构成的透明基板101上的由MoSiN构成的遮光膜，进行图案成形，从而形成该中间掩模105的遮光图案102。在EB描画装置中，通过将电子束偏向在透明基板101的平面内相互垂 直的x方向和y方向来进行描画，对如图33中所示的遮光图案102所示的， 容易对由向x方向和y方向延伸的直线构成轮廓的图案进行描画。对此，如前文所述的特許文献4，在斜向切掉带状的曝光图案的角的情 况下，需要一边细微地调整向x方向和y方向的偏向量， 一边使用电子束描 画斜向的部分，因此会招致描画较费时间，进而中间掩模的制作成本上升的 问题。在此，作为对于图33的中间掩模105的遮光图案102的OPC，包括使 用计算机进行遮光图案102的形状補正的自动OPC和由人进行该形状補正的 手动OPC。在本实施方式中，为了在遮光图案102上设置宽度狭窄部104，可使用 自动APC和手动APC中的任意一种。但是，在现有的技术中，对于如遮光图案102的带状的重复图案，很难 适用自动APC。这是因为在自动APC中，使用了由图案间隔和图案的线宽 補正量一对构成的OPC表，而对于象遮光图案102这样的重复图案，很难制 作该OPC表。因此，现状是使用手动OPC在遮光图案102上设置宽度狭窄部104。但是，今后在技术进步的情况下，当然也可以通过自动OPC来设置宽度 狭窄部104。(3)第二实施方式图37至图56是本发明的第二实施方式的半导体器件的制造过程中的截 面图，图57至图68是其俯视图。在本实施方式中，采用栅极长度为0.13u m的设计规则，制造FPGA (Field Programmable Gate Array:现场可编程门 阵列)等的逻辑混载内存。首先，如图50所示，在划定了周边电路区域I和单元区域II的硅衬底 50上形成STI (Shallow Trench Isolation:浅沟槽隔离)用的元件分离槽50a， 在该槽50a内形成作为元件分离绝缘膜51的氧化硅。另外，也可以取代STI， 使用LOCOS (Local Oxidation of Silicon)法来形成元件分离绝缘膜51 。此外，硅衬底50的周边电路区域I还细分为高电压晶体管形成区域IH，21中电压晶体管形成区域IM，以及低电压晶体管形成区域Il。图57是该工序结束后的俯视图。然后，前面的图37中的单元区域II的 第--至第三截面相当于分别沿图57的El - El线、Fl - Fl线、Gl - Gl线的 截面图。此外，图37中的周边电路区域I的截面图是沿图57的Hl _ Hl线 的截面图。其中，最终在周边电路区域I中制造10个MOS晶体管，但为了 避免图变得繁杂，在图37以及之后的俯视图中，只表示制造一个MOS晶体 管的部分的周边电路区域I。如图57所示，被元件分离绝缘膜51包围的硅衬底50的有源区域50b 在有源区域II中形成为留有间隔的带状。下面，对得到图38所表示的截面结构之前的工序进行说明。首先，对硅衬底50的整个面进行热氧化形成厚度约15nm的牺牲绝缘膜 (未图示)。接着，通过离子注入法将n型杂质的P+离子注入至硅衬底50中，在硅 衬底50的深部形成第一 n阱53。虽然对于该离子注入的条件没有特殊的限 定，在本实施方式中采用的加速能量2MeV，剂量2X10"cm—2。接着，通过步骤2的离子注入，向硅衬底50注入p型杂质的B+离子， 形成第一至第三p阱54至56。该离子注入的条件是，例如第一步骤的加速 能量是420KeV，剂量是1.4X1013cm—2，第二步骤的加速能量是100KeV，剂 量是3.6乂1012咖-2。在高电压晶体管形成区域Ih中，形成阈值电压高的n型MOS晶体管和 阈值电压低的n型MOS晶体管，后者的阈值电压通过上述的第一 p阱54来另外，在加速能量100KeV，剂量4.0X10'、m々的条件下，通过离子注 入法将p型杂质的B+离子注入至硅衬底50中，从而形成第四至第六p阱57 至59。在这些阱中，第四p阱57是对后面在高电压晶体管形成区域IH中形成 的阈值电压高的n型MOS晶体管的阈值电压进行控制的。另一方面，第五， 第六p阱58， 59具有后面在中电压晶体管形成区域lM和低电压晶体管形成 区域L中形成的作为n型MOS晶体管的通道停止(channel stop)层的功能。接着，通过步骤2的离子注入，向硅衬底50注入n型杂质的P+离子，形成第二至第四n阱60至62。在该离子注入中，第一步骤采用了加速能量 600KeV，剂量1.5X10。cm—2的条件，第二步骤采用了加速能量240KeV，剂 量9.0X10"cm—2的条件。在高电压晶体管形成区域lH中，虽然形成有阈值电压高的P型MOS晶 体管和阈值电压的低的p型MOS晶体管，但后者的阈值电压是通过上述的 第二p阱60来进行控制。接着，在加速能量240KeV，剂量3.6X10"cm^的条件下，通过离子注 入法将n型杂质的P+离子注入至硅衬底50中，从而形成第五至第七n阱63 至65。在这些阱中，第五n阱63对后面在高电压晶体管形成区域Ih中形成的 阈值电压的高的p型MOS晶体管的阈值电压进行控制。另一方面，第六， 第七n阱64， 65具有后面在中电压晶体管形成区域lM和低电压晶体管形成 区域lL形成的作为P型MOS晶体管的通道停止层的功能。接着，通过离子注入法将p型杂质的B+离子注入至硅衬底50中，从而 形成第一 p型杂质扩散区域66，该第一 p型杂质扩散区域66用于控制后面 在单元区域II中所形成的闪存单元的阈值电压。作为该离子注入的条件例如 釆用加速能量40KeV，剂量6X 1013cm—2的条件。另外，在上述各种离子注入中，首先形成的牺牲绝缘膜作为滤膜而被使 用，同时根据该牺牲绝缘膜上的未图示的抗蚀图案来划分杂质，在各离子注 入结束之后除去该抗蚀图案。然后，通过使用氟酸溶液的湿蚀刻来除去牺牲绝缘膜，使硅衬底50的洁 净面露出，例如在衬底温度90(TC至105(TC，处理时间30分的热处理条件下， 在硅衬底50的表面上形成约10nm厚度的热氧化膜，并将其作为隧道绝缘膜 52。下面，对得到图39所表示的截面结构之前的工序进行说明。首先，通过将SiH4和PH3用作反应气体的減圧CVD法，在隧道绝缘膜52上，形成厚度为约90nm的原位掺杂了磷的多晶硅膜，并将其作为第一导电膜67。接着，在该第一导电膜67上涂敷正型的光致抗蚀剂。然后，使用第一实施方式的图33中所说明的中间掩模105，在步迸曝光曝光装置中对上述的光致抗蚀剂进行曝光。在该曝光工 序中，曝光装置的焦点设定在使图33中所示的中间掩模105的遮光图案102 的投影像彼此之间不连接在一起的离焦范围内。然后，对光致抗蚀剂进行显影，从而形成如图所示的第一抗蚀图案68。 图58是如上所述地形成第一抗蚀图案68之后的俯视图，前面的图39 中的单元区域II的第一至第三截面相当于分别沿图58的E2 - E2线、F2 - F2 线、G2-G2线的截面。此外，图39中的周边电路区域I的截面图是沿图58 的H2-H2线的截面图。如图33所说明的那样，由于掩模105能够抑制因光学邻近效果而引起的 焦点范围的减小，因此即使光工序中曝光装置的聚焦稍微偏移，也能够防止 彼此之间连在一起。其结果，如图58所示，使用该中间掩模105形成的多个 带状的第一抗蚀图案68的每一个都不会因光学邻近效果而连在一起，而是相 互分离地形成。另外，该带状的第一抗蚀图案68的延伸方向是与字线(Word Line)的i;n交方向相同。接着，如图40所示，将上述的第一抗蚀图案68用作掩模，同时对第一 导电膜67进行蚀刻，从而对第一导电膜67进行图案成形，并从周边电路区 域I除去第一导电膜67。然后，除去第一抗蚀图案68图59是该工序结束后的俯视图，前面的图40中的单元区域II的第一至 第三截面相当于分别沿图59的E3 - E3线、F3 - F3线、G3 - G3线的截面。 此外，图40中的周边电路区域I的截面图是沿图59的H3 - H3线的截面图。如图59所示，如上所述，通过将相互分离的第一抗蚀图案68 (图58参 照)作为掩模，单元区域II中的第一导电膜67也相互分离，变成沿字线的 正交方向延伸的多个带状。下面，对得到图41所表示的截面结构之前的工序进行说明。首先，在第一导电膜67上和周边电路区域I中的隧道绝缘膜52上，使 用減圧CVD法按顺序形成氧化硅膜和氮化硅膜，厚度分别为5nm、 8nm。另 外，在Ar和02的混合气体气体环境中，在衬底温度约95(TC，加热时间约 卯分钟的热处理条件下，对氮化硅膜的表面进行氧化，在该表面形成约6nm24的氧化硅膜。由此，将第一氧化硅膜69f，氮化硅膜69g，以及第二氧化硅膜69h依次层叠而成的ONO膜作为中间绝缘膜69形成在整个面上。另外，通过对ONO膜中的氮化硅膜进行氧化时的热处理和图38所说明 的形成隧道绝缘膜52时的热处理，形成硅衬底50上的阱中的杂质发生扩散， 从而使其分布变得宽广(broad)。然后，在将各绝缘膜52， 69作为滤膜的同时，通过离子注入法将p型杂 质的B+离子注入至硅衬底60中，从而在中电压晶体管形成区域IM中形成用 于调节n型MOS晶体管的阈值电压的第二 p型杂质扩散区域82。虽然对于 该离子注入的条件没有特殊的限定，在本实施方式中采用加速能量15KeV， 剂量7.0X10"cm-2条件。接着，通过将各绝缘膜52， 69作为滤膜的离子注入，在加速能量150KeV， 剂量6.0Xl(^cn^的条件下，通过离子注入法将n型杂质的As-离子注入至 硅衬底50中，在中电压晶体管形成区域lM中形成用于调节p型MOS晶体管 的阈值电压的第一 n型杂质扩散区域83。接着，在加速能量35KeV，剂量4.5Xl(^cm-2的条件下，通过离子^4入 法将p型杂质的B+离子注入至硅衬底50中，形成第三p型杂质扩散区域84。 之后在低电压晶体管形成区域IL中形成高阈值电压和低阈值电压的两个n型 M()S晶体管，和高阈值电压和低阈值电压的两个p型MOS晶体管，但其中 的高阈值电压的n型MOS晶体管的阈值电压受到上述的第三p型杂质扩散 区域84的控制。接着，通过离子注入法将n型杂质的As-离子注入至硅衬底50中，形成 第二 n型杂质扩散区域85，该第二 n型杂质扩散区域85用于调节低电压晶 体管形成区域lL中的高阈值电压的p型MOS晶体管的阈值电压。作为该离 子注入的条件采用例如加速能量150KeV，剂量2.0X 1012cm—2的条件。另外，上述阈值调节用的各扩散区域被形成在中间绝缘膜69上的未图示 的抗蚀图案分开，在形成各阱之后再除去该抗蚀图案。图60是该工序结束后的俯视图，前面的图41中的单元区域II的第一至 第三截面相当于分别沿图60的E4-E4线、F4-F4线、G4-G4线的截面。 此外，图41中的周边电路区域I的截面图是沿图60的H4-H4线的截面图。截止到目前的工序，如图41所示，用于控制周边电路区域I中的晶体管的阈值电压的扩散区域82至85的形成结束，因此在通过离子注入形成这些的扩散区域82至85时，用作滤膜的周边电路区域I的绝缘膜52， 69在这以 后的工序中不再需要。因此，在接下来的图42所示的工序中，为了选择性地除去该周边电路区 域I的各绝缘膜52， 69，在中间绝缘膜69上形成覆盖单元区域II的第二抗 蚀图案70。然后，在将该第二抗蚀图案70用作掩模的同时，通过将0^8、 Ar、 CO 以及02的混合气体作为蚀刻气体的等离子蚀刻，选择性地蚀刻对周边电路区 域I的各绝缘膜52， 69并除去，从而露出在周边电路区域I中的硅衬底50的表面。图61是该工序结束后的俯视图，前面的图42中的单元区域II的第一至 第三截面相当于分别沿图61的E5 - E5线、F5 - F5线、G5-G5线的截面。此外，图42中的周边电路区域I的截面图是沿 阁61的H5-H5线的截面图。然后，通过氧灰化除去第二抗蚀图案70之后，通过湿处理洗浄硅衬底 50的表面。下面，对得到图43所表示的截面结构之前的工序进行说明。 首先，采用衬底温度是85(TC，处理时间是40分钟的氧化条件，对周边 电路区域I中露出的硅衬底50的表面进行热氧化，将热氧化膜的厚度形成为 约12nm。然后，在单元区域II和高电压晶体管形成区域lH上形成未图示的 抗蚀图案，将该抗蚀图案作为掩模，通过蚀刻除去在中电压晶体管形成区域 lM以及低电压晶体管形成区域lL中形成的上述的热氧化膜，仅在高电压晶体 管形成区域IH留下该热氧化膜。另外，对在中电压晶体管形成区域lM和低电压晶体管形成区域lL中露出的硅衬底50的表面进行热氧化，在这些的区域中将热氧化膜形成为约7.0nm 的厚度。作为该氧化条件采用例如，衬底温度80(TC至卯(TC，处理时间约 IO分钟的条件。然后，在单元区域II、高电压晶体管形成区域IH以及中电压 品体管形成区域lM上形成未图示的抗蚀图案，并将其作为掩模，通过对上述的热氧化膜进行蚀刻，从低电压晶体管形成区域lL除去该热氧化膜，从而露出低电压晶体管形成区域lL中的硅衬底50的表面。然后，除去用作掩模的抗蚀图案。接着，在氧气气体环境中采用衬底温度约70(TC至80(rC，处理时间约5 分钟的氧化条件，在低电压晶体管形成区域Il中露出的硅村底50的表面上 形成热氧化膜。虽然没有特别限定该热氧化膜的厚度，在本实施方式中设为 约2.2nm。通过上述三次的热氧化，在高电压晶体管形成区域IH、中电压晶体管形 成区域lM以及低电压晶体管形成区域^中，形成由最终厚度分别为16nm、 7.5nm以及2.2nm的热氧化膜构成的栅绝缘膜71。然后，如图44所示，采用将SiH4和PH3作为反应气体的減圧CVD法， 作为第二导电膜74在各绝缘膜69、 71上形成在原位掺杂磷的厚度约180nm 的多晶硅膜。另外，通过等离子体CVD法，在该第二导电膜74上形成厚度 约30nm的氮化硅膜，并将其作为反射防止膜75。图62是该工序结束后的俯视图，前面的图44中的单元区域II的第一至 第三截面相当于分别沿图61的E6 _ E6线、F6 - F6线、G6 - G6线的截面。 此外，图44中的周边电路区域I的截面图是沿图62的H6 - H6线的截面图。但是，为了防止图变得繁杂，在图62中省略了反射防止膜75。如图62所示，在中间绝缘膜69上形成了台阶部分69x，该台阶部分69x 反映了基底的第一导电膜67。接着，如图45所示，在反射防止膜75上涂敷光致抗蚀剂，在对其进行 曝光、显影后，将其作为第三抗蚀图案76。图63是该工序结束后的俯视图，前面的图45中的单元区域II的第一至 第三截面相当于分别沿图63的E7-E7线、F7-F7线、G7-G7线的截面。 此外，图45中的周边电路区域I的截面图是沿图63的H7-H7线的截面图。如图63所示，第三抗蚀图案76在单元区域II中具有字线形状。接着，如图46所示，通过将第三抗蚀图案76用作蚀刻掩模，对第一、 第二导电膜67、 74，以及中间绝缘膜69进行图案成形。这样的图案成形的结果，在周边电路区域I中留下第二导电膜74的同时， 在单元区域II中的第一、第二导电膜67、 74分别变成浮栅67a以及控制栅 74a。此外，在单元区域II的末端中的元件分离绝缘膜51上，形成由已图案成形的第二导电膜74构成的虚设控制栅(虚设导体图案)74b。然后，在单元区域II的末端中未被图案成形而残留的中间绝缘膜69的切片69c和由已被 图案成形的第一导电膜67构成的下部导体图案67b被上述的虚设控制栅74b所覆盖。在单元区域II的末端中，形成这样的由下部导体图案67b、切片69c、以 及虚设控制栅74b依次层叠而成的结构体98。上述的图案成形例如在等离子体蚀刻腔室内通过三个步骤的蚀刻来进行。在第一蚀刻步骤中，将Cb和02的混合气体用作蚀刻气体，通过选择性 地蚀刻来除去第二导电膜74中不会成为控制栅74a以及虚设控制栅74b的部分。在第二蚀刻步骤中，将CH3F和02的混合气体用作蚀刻气体，通过选择 性地蚀刻来除去在控制栅74a和虚设控制栅74b之间的第一导电膜67的上面 形成的中间绝缘膜69。然后，在第三蚀刻步骤中，将Cl2和02的混合气体用作蚀刻气体(蚀刻剂)，通过选择性地蚀刻来除去控制栅74a和虚设控制栅74b之间的第一导 电膜67。该图案成形结束后，第三抗蚀图案76被除去。图64是该工序结束后的俯视图，前面的图46中的单元区域II的第一至 第三截面相当于分别沿图64的E8 - E8线、F8 - F8线、G8 - G8线的截面。 此外，图46中的周边电路区域I的截面图是沿图64的H8 - H8线的截面图。如图64所示，控制栅74a和虚设控制栅74b是与有源区域50b (图57 参照)的延伸方向的垂直方向相互平行地延伸的带状。此外，在各控制栅74a之间的空间中，在前文所述的第二蚀刻步骤中通 过蚀刻来除去在第一导电膜67 (图63参照)的上面形成的中间绝缘膜69。但是，由于在第一导电膜67的侧面形成的中间绝缘膜69在硅衬底50 的厚度方向上形成为具有与第一导电膜67的膜厚大致相同的厚度，因此其在 第二蚀刻歩骤中未被蚀刻，从而作为栅栏69d而被残留。此外，对于在第二蚀刻步骤中将CH3F和02的混合气体用作蚀刻气体， 中间绝缘膜69的蚀刻速率比第一导电膜67的蚀刻速率更慢的这一点，也成28为助长栅栏69d形成的一个要因。在元件分离绝缘膜51上，该栅栏69d沿着有源区域50b (图57参照) 从浮栅67a的侧面向下部导体图案67b延伸。然后，由于图案成形前的第一导电膜67呈分离带状，形成在单元区域II 的末端的前文所述的下部导体图案67b通过该图案成形而成为相互分离的岛 状。另外，前文所述的中间绝缘膜69的切片69c形成为与控制栅74a平行的 带状，被岛状的下部导体图案67b的每一个所共享。此外，在从上往下看的情况下，虚设控制栅74b是以包含上述的下部导 体图案67b的方式形成。图69是表示图33所说明的中间掩模105的遮光图案102和虚设控制栅 74b之间在设计时的位置关系的放大俯视图。另外，在图69中，为了使设计轮廓更容易理解，将遮光图案102和虚设 控制栅74b记载在同一图面上，但在实际的设备中，图69的遮光图案102 与图案成形后的第一导电膜67 (图59参照)相对应。如图69所示，在本实施方式中，将虚设控制栅74b的靠控制栅74a —侧 的长边74c形成在与遮光图案102的宽度狭窄部104相交的位置。此外，如图69所示的距離D4、 Ds与图33所说明的值相同。另一方面， 图69的距離D7至D9例如具有下面的值D7 = 710nmD8=200nmD9=450nm接着，如图47所示，通过对浮栅67a和控制栅74a的各自的侧面进行热 氧化，在它们的侧面形成厚度约lOnm左右的热氧化膜77。该热氧化膜77 的作用是提高最终形成的闪存单元的保持特性。该热氧化膜77也形成在虚设控制栅74b和下部导体图案67b的侧面。 接着，如图48所示，形成覆盖周边电路区域I的未图示的抗蚀图案，将 该抗蚀图案作为掩模通过离子注入法将作为n型杂质的As-注入硅衬底50中。 虽然没有特别限定该离子注入的条件，但在本实施方式中采用例如加速能量 50KeV，剂量6.0X10"cn^的条件。这样的离子注入的结果是在浮栅67a的 旁边的硅衬底50上，形成了第一 n型源极/漏极延伸区78b。然后，除去上述的抗蚀图案。图65是该工序结束后的俯视图，前面的图48中的单元区域II的第一至第三截面相当于分别沿图65的E9 - E9线、F9 - F9线、G9 - G9线的截面。 此外，图48中的周边电路区域I的截面图是沿图65的H9 - H9线的截面图。下面，对得到图49所表示的截面结构之前的工序进行说明。首先，再次对浮栅67a和控制栅74a的各自的侧面进行热氧化，使热氧 化膜77的膜厚仅再增大9.5nm。然后，通过等离子体CVD法，在各区域I、 II中形成氮化硅膜，而且使该氮化硅膜在硅衬底50的平坦面上的厚度为约 115nm。然后，通过RIE对该氮化硅膜进行回蚀，将其作为第一绝缘性侧壁 79留在虚设控制栅74b和浮栅67a的各自的侧面。接着，如图50所示，硅衬底50的上侧整个面上涂敷光致抗蚀剂，并对 其进行曝光、显影，从而形成在周边电路区域I中具有栅电极形状的平面形 状的第四抗蚀图案80。接着，如图51所示，通过以第四抗蚀图案80作为掩模的蚀刻，使周边 电路区域I的第二导电膜74成为周边晶体管用的第一至第十栅电极74e至 74n。这样的蚀刻是通过例如将Cb和02的混合气体作为蚀刻气体的RIE来 进行的。图66是该工序结束后的俯视图，前面的图51中的单元区域II的第一至 第三截面相当于分别沿图66的E10 - E10线、F10 - F10线、G10 - G10线的 截面。此外，图51中的周边电路区域I的截面图是沿图66的H10-H10线的截面图。然后，除去第四抗蚀图案80。接着，如图52所示，在将第一至十栅电极74e至74n作为掩模的同时通 过离子注入法将As或P等的n型杂质注入至硅衬底50，从而形成如图0f示 的第二至第八n型源极/漏极延伸区78c至78g。此外，与此相同地通过离 子注入法将BF2等的p型杂质注入至硅衬底50中，形成图示那样的第一至 第五p型源极/漏极延伸区78h至781。另外，上述的离子注入中的n型杂质 和p型杂质的划分是使用未图示的抗蚀图案来进行的，在离子注入结束后除 去该抗蚀图案。下面，对得到图53所表示的截面结构之前的工序进行说明。首先，通过将TEOS用作反应气体的等离子体CVD法，在整个面上形成 氧化硅膜，而且使该氧化硅膜在硅衬底50的平坦面上的厚度变为100nm，然 后，对该氧化硅膜进行回蚀，在第一绝缘性侧壁79和第一至十栅电极74e至 74n的侧面形成第二绝缘性侧壁81。另外，在该回蚀中，第二绝缘性侧壁81成为掩模，并对隧道绝缘膜52 进行图案成形，该隧道绝缘膜52仅留在浮栅67a的下方。另外，在周边电路区域I中，除去栅绝缘膜71中未被第一至十栅电极74e 至74n覆盖的部分。接着，如图54所示，通过将第二绝缘性侧壁81、控制栅74a以及第一 至十栅电极74e至74n作为掩模的离子注入，形成如图所示的第一至第六n 型源极/漏极区域90b至90g和第一至第五p型源极/漏极区域90h至901。 该离子注入中的n型杂质和p型杂质的划分是使用未图示的抗蚀图案来进行 的，离子注入结束后除去该抗蚀图案。此外，对于该离子注入的条件也没有 特别的进行限定。在本实施方式中，作为n型杂质采用P+离子，以加速能量 10KeV，剂量6.0X1015cm—2的条件进行离子注入。此外，作为p型杂质采用 B+离子，以加速能量5KeV，剂量4.0X10"cn^的条件进行离子注入。另夕卜， 在该离子注入中，将B+离子导入至p型MOS晶体管的栅电极(第三，第四， 第六，第九，第十栅电极74g， 74h， 74j， 74m， 74n)中，使这些栅电极的 导电性为p型。通过目前为止的工序，分别在高电压晶体管形成区域lH和低电压晶体管形成区域lL上形成了构成读出放大器等的逻辑电路的n型MOS晶体管TRn (LowVth) 、 TRn (HighVth)，和p型MOS晶体管TRP (LowVth) 、 TRp (HighVth)。各晶体管的Low Vth和High Vth表示该晶体管的阈值电压的高低。这样，若将阈值电压高的晶体管和低的晶体管混在一起，通过使用阈值 电压低的晶体管，能够使电路高速动作，并在等待(standby)时，通过将该 阈值电压低的晶体管切换到关(OFF)的状态，而使用阈值电压高的晶体管， 能够抑制等待中发生的漏电流。此外，在上述的晶体管中，高电压晶体管形成区域lH中形成的是向栅电 极外加的电压为5V的高电压晶体管，在低电压晶体管形成区域k中形成的31是1.2V的低电压晶体管。然后，在中电压晶体管形成区域IM中，如图所示地形成了外加在栅电极上的电压都是3.3V的n型MOS晶体管T&和p型MOS晶体管TRp。另一方面，在单元区域II中，形成由控制栅74a、中间绝缘膜69、浮栅67a、隧道绝缘膜52以及第一 n型源极/漏极区域90b构成的闪存单元FL。 在本实施方式中，在周边电路区域I中形成的10个的MOS晶体管构成逻辑电路的主模块。然后，通过这些晶体管，控制单元区域II中的输入输出。 图67是该工序结束后的俯视图，前面的图54中的单元区域II的第一至第三截面相当于分别沿图67的E11 - EU线、Fll - Fll线、Gll - Gll线的截面。此外，图54中的周边电路区域I的截面图是沿图67的H11-H11线的截面图。下面，对得到图55所表示的截面结构之前的工序进行说明。首先，在硅衬底50的上侧整个面上，通过溅射法，依次形成厚度8nm 的钴膜和厚度10nm的氮化钛(TiN)膜。接着，通过衬底温度约55(TC ，处 理时间约0.5分钟的RTA (Rapid Thermal Anneal)，对这些膜进行退火并使 其与硅进行反应。然后，使用APM和SPM的混合溶液作为蚀刻液，通过湿 蚀刻来除去元件分离绝缘膜51等上的未反应的钴膜和氮化钛膜，在硅衬底 50的表层留下钴硅化物层92。另外，上述APM是指纯水、双氧水以及NH40H 的混合溶液，SPM是指硫酸和双氧水的混合溶液。钴硅化物层92也形成在第一至十栅电极74e至74n的上面，由此各栅电 极74e至74n变成自对准多晶硅化物结构。然后，对钴硅化物层92再次实施通过RTA的退火，从而实现钴硅化物 层92的低电阻化。虽然没有特别限定该RTA的条件，但在本实施方式中衬 底温度设为80(TC，处理时间设为0.5分钟。另外，取代钴硅化物层92，也可以形成其他的高融点金属硅化物层，例 如镍硅化物层。下面，对得到图56所表示的截面结构之前的工序进行说明。首先，通过CVD法，在硅衬底50的上侧的整个面上形成厚度为约70nm的氮化硅膜，并将其作为蚀刻阻止膜93。接着，通过CVD法，在该蚀刻阻止膜93上形成作为层间绝缘膜94的氧化硅膜。接着，通过CMP (Chemical Mechanical Polishing)法研磨层间绝缘膜94 的上面，使其平坦化。平坦化的结果是，蚀刻阻止膜93和层间绝缘膜94加 在一起的厚度是在硅衬底50的平坦面上约600nm。然后，通过光刻对层间绝 缘膜94和蚀刻阻止膜93进行图案成形，形成在各源极/漏极区域90b至901 上的接触孔。在该光刻中，使用蚀刻阻止膜93作为阻止膜，选择性地对层间绝缘膜 94进行蚀刻的第一蚀刻步骤之后，在改变蚀刻气体并将钴硅化物层92 (图 52参照)作为阻止膜的第二蚀刻步骤中选择性地对蚀刻阻止膜93进行蚀刻。另外，在上述接触孔的内面和层间绝缘膜94的上面，通过溅射法，依次 形成Ti膜和TiN膜，并将其作为胶膜。然后，通过使用氟化钨作为反应气体 的CVD法，在该胶膜上形成W (钩)膜，从而完全地填充接触孔。然后， 通过CMP法除去在层间绝缘膜94的上面形成的多余的W膜和胶膜，作为导 电性插塞96只留下各接触孔的中的部分。图68是该工序结束后的俯视图，前面的图56中的单元区域II的第一至 第三截面相当于分别沿图68的E12 - E12线、F12 - F12线、G12 - G12线的 截面。此外，图56中的周边电路区域I的截面图是沿图68的H12-H12线 的截面图。然后，转移至形成在层间绝缘膜94 (图56参照)上第一层的金属配线 的工序，省略其详细内容。这样形成的金属配线中，分别与闪存单元FL的 两个的第一 n型源极/漏极90b电连接的配线例如作为NAND型闪存的位线 (BL)和源极线(SL)而起作用。如上所述，完成了本实施方式的半导体器件的基本结构。根据上述的实施方式，为了形成如图58所示的具有平面形状的第一抗蚀 阁案68，使用图33所说明的中间掩模105，对光致抗蚀剂进行了曝光。如图33所说明，由于该中间掩模105具有向着末端方向宽度依次变窄的 两个的宽度狭窄部104，使因光学邻近效果而产生的遮光图案102的投影像 的变形量变小，能够增大曝光装置中的焦点范围，即增大聚焦偏移，该聚焦 偏移是通过投影像彼此之间互不连接，相互孤立而得到的。因此，如图58所示，即使上述曝光装置中聚焦稍稍偏移一些，使用该中 间掩模105而形成的多个第一抗蚀图案68以相互分离的状态形成，将该第一进行图案成形的第一导电膜67 (图59参照)也相互分离。其结果，如图65所示，虚设控制栅74b和真的控制栅13a之间的部分， 即图65的虚线圆B中，中间绝缘膜69的栅栏69d的平面形状变成大致直线 状，不会形成图27的虚线圆A那样的从直线变成曲线的转变部分。如准备事项中所说明，若栅栏69d存在从直线变成曲线的转变部分，则 会产生该部分的栅栏69d容易剥落的问题。对此，在本实施方式中，由于不存在这样的转变部分，能够有效地防止 在工序中栅栏69d的剥落，能够抑制在栅栏69d剥落的情况下所看到的图案 不良等的缺陷的发生，从而提高半导体器件的成品率。另外，在本实施方式中，如图65所示，因光学邻近效果而带有弧度的切 片69c的台阶部分69x被虚设控制栅74b覆盖。由此，在图46所说明的中间绝缘膜69的图案成形时，由于虚设控制栅 74b成为蚀刻掩模，所以该台阶部分69x不会成为栅栏。因此，在单元区域 1的末端处没有产生曲线状的容易剥落的栅栏，能够更进一步防止因该栅栏 而引起的半导体器件的成品率低下的问题。以上，对本发明的实施方式进行了详细的说明，但本发明不仅限于上述 实施方式。例如，虽然对图29，图31，图33中的衰减型的中间掩模IOO、 103、 105 进行了说明，但取代这些膜，也可以使用具有铬等的遮光膜的二元(binary) 中间掩模。
权利要求
1.一种半导体器件，其特征在于，具有半导体衬底；多个带状的有源区域，其在上述半导体衬底上被划定，相互平行且隔开有间隔；元件分离绝缘膜，其形成在上述半导体衬底上，并包围上述有源区域；闪存单元，其在上述有源区域上依次形成有隧道绝缘膜、浮栅、中间绝缘膜以及控制栅；岛状的下部导体图案，其针对上述有源区域的每一个，形成在上述有源区域的末端的上述元件分离绝缘膜上，并由与上述浮栅相同的材料构成；上述中间绝缘膜的切片，其以覆盖上述多个下部导体图案的方式形成，并由该下部导体图案的每一个共享；虚设导体图案，其由与上述控制栅相同的材料构成，形成在上述中间绝缘膜的切片上，并由上述下部导体图案的每一个共享；上述中间绝缘膜的栅栏，其在上述元件分离区域上，沿着上述有源区域从上述浮栅的侧面向上述下部导体图案的侧面延伸。
2. 如权利要求1所述的半导体器件，其特征在于，上述控制栅和上述虚 设导体图案为带状，该带状是指，在与上述有源区域的延伸方向垂直的方向 上相互平行地延伸的带状形状。
3. 如权利要求1所述的半导体器件，其特征在于，上述中间绝缘膜由 ONO膜构成。
4. 如权利要求1所述的半导体器件，其特征在于，上述虚设导体图案由 多晶硅构成。
5. —种半导体器件的制造方法，其特征在于，包括通过在半导体衬底上形成元件分离绝缘膜，在上述半导体衬底上划定相互平行且隔开有间隔的多个带状的有源区域的工序；在位于上述有源区域的上述半导体衬底上形成隧道绝缘膜的工序； 分别在上述隧道绝缘膜和上述元件分离绝缘膜上形成第一导电膜的工序；在上述第一导电膜上涂敷光致抗蚀剂的工序；使用曝光用掩模，对上述光致抗蚀剂进行曝光的工序，所述曝光用掩模 具有在透明基板上相互平行地形成了多个带状的遮光图案的结构，所述遮光 图案具有向末端宽度依次变窄的二个以上的宽度狭窄部；对上述光致抗蚀剂进行显影，形成包含上述多个有源区域的每一个且相 互分开的多个带状的抗蚀图案的工序；将上述抗蚀图案用作掩模，选择性地对上述第一导电膜进行蚀刻的工序;除去上述抗蚀图案的工序；在除去上述抗蚀图案之后，分别在上述元件分离绝缘膜和上述第一导电 膜上形成中间绝缘膜的工序；在上述中间绝缘膜上形成第二导电膜的工序；通过对上述第一导电膜、上述中间绝缘膜以及上述第二导电膜进行图案 成形，在上述有源区域上形成依次形成有上述隧道绝缘膜、浮栅、上述中间 绝缘膜以及控制栅的闪存单元，并在上述有源区域的末端的上述元件分离绝 缘膜上形成依次形成有岛状的下部导体图案、上述中间绝缘膜的切片以及虚 设栅电极的结构体的工序。
6. 如权利要求5所述的半导体器件的制造方法，其特征在于，形成上述闪存单元和上述结构体的工序，包括第一蚀刻步骤，选择性地蚀刻除去在上述第二导电膜中不成为上述控制栅以及上述虚设导体图案的部分；第二蚀刻步骤，选择性地蚀刻除去在位于上述控制栅和上述虚设导体图 案之间的上述第一导电膜的上面所形成的上述中间绝缘膜；第三蚀刻步骤，在对上述中间绝缘膜进行蚀刻之后，使用上述中间绝缘 膜的蚀刻速率比上述第二导电膜的蚀刻速率更慢的蚀刻剂，选择性地蚀刻除 去位于上述控制栅和上述虚设导体图案之间的上述第一导电膜。
7. 如权利要求6所述的半导体器件的制造方法，其特征在于， 上述第三蚀刻步骤中的上述蚀刻剂采用Cl2和02的混合气体，而且 上述第一导电膜采用多晶硅膜，上述中间绝缘膜采用ONO膜。
8. 如权利要求5所述的半导体器件的制造方法，其特征在于，在形成上 述闪存单元和上述结构体的工序中，将上述控制栅和上述虚设导体图案形成 为带状，该带状是指，在与上述有源区域的延伸方向垂直的方向上相互平行地延伸的带状形状。
9. 如权利要求8所述的半导体器件的制造方法，其特征在于，在形成上述闪存单元和上述结构体的工序中，将上述虚设导体图案的靠近上述控制栅 -侧的长边形成在与上述遮光图案的上述宽度狭窄部相交的位置上。
10. 如权利要求5所述的半导体器件的制造方法，其特征在于，在形成 上述闪存单元和上述结构体的工序中，以包含上述下部电极的方式形成上述虚设导体图案。
11. 如权利要求5所述的半导体器件的制造方法，其特征在于，在对上 述光致抗蚀剂进行曝光的工序中，将曝光装置的焦点设定在不使上述遮光图 案的投影像彼此连在一起的离焦范围内。
12. 如权利要求5所述的半导体器件的制造方法，其特征在于，上述第一导电膜采用多晶硅膜。
全文摘要
本发明提供一种具有闪存单元且能够提高成品率的半导体器件及其制造方法。该半导体器件的制造方法包括使用具有遮光图案102的曝光用掩模105对光致抗蚀剂进行曝光的工序，所述遮光图案102具有二个以上的宽度狭窄部104；对光致抗蚀剂进行显影，形成多个带状的抗蚀图案68的工序；将抗蚀图案68用作掩模，选择性地对第一导电膜67进行蚀刻的工序；在第一导电膜67上形成中间绝缘膜69的工序；在中间绝缘膜69上形成第二导电膜74的工序；对第一导电膜67、中间绝缘膜69以及第二导电膜74进行图案成形，从而形成闪存单元FL，并形成结构体98的工序，所述结构体98由依次形成下部导体图案、中间绝缘膜的切片以及虚设栅电极而成。
文档编号H01L21/8247GK101326635SQ20058005230
公开日2008年12月17日 申请日期2005年12月14日 优先权日2005年12月14日
发明者三宫逸郎, 中川进一 申请人:富士通株式会社