专利名称：含具有垂直栅电极的晶体管的半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种含具有垂直栅电极的晶体管的半导体器件及其制造方法。
背景技术：
半导体器件的集成遵循摩尔(Moore)定律或黄(Hwang)定律，其为半导体器件的集成度趋于每18个月或1年就加倍。这些观察被期望在将来仍有效。为了继续增加集成度，需要减小由半导体器件的电子元件所占据的平面面积。电子元件需要满足的各种特性限制了该减小。
对于金属-氧化物-半导体(MOS)晶体管，短沟道效应是与集成的减小相关的典型限制。随着晶体管的沟道长度(例如，源电极和漏电极之间的距离)变得更窄，短沟道效应发生。短沟道效应降低了晶体管的特性，相似于击穿(punch-through)，漏极诱发势垒降低(DIBL)和阈下振荡(subthresholdswing)。另外，晶体管的沟道长度的减小造成了基板和源电极/漏电极之间的寄生电容的增加，漏电流的增加等。由于这些问题，限制了晶体管的沟道长度的减小。
在平面MOS晶体管的情形，半导体器件的集成度可以通过减小晶体管的沟道宽度来增加。沟道宽度(W)正比于如等式1所给出的漏极电流(Id)，且沟道宽度的减小将减小晶体管的电流驱动能力。
Id=WLf(VG,VT,VDS)---(1)]]>其中，L是沟道长度。
闪存包括浮置栅电极和半导体衬底之间的均匀厚度的栅极绝缘层。由于栅极绝缘层的均匀厚度，所以限制闪存的读和写操作特性受限。例如，可以增加栅极绝缘层的厚度以增加信息存储容量，但是读和写操作特性被栅极绝缘层的增加的厚度不利地影响。因此，选择栅极绝缘层的厚度来平衡存储容量与读和写特性。比如EEPROM的非易失存储器件的单位单元包括选择晶体管和单元晶体管以基本克服该限制。但是，因为EEPROM的单位单元具有两个晶体管，所以增加了单位单元的面积。
在常规的平面MOS晶体管中，在改进晶体管的特性和增加其集成度之间存在折衷关系。因此，存在对于可以满足改进器件性能和增加集成的两个技术需求的晶体管结构的需要。
发明内容
根据本发明的实施例，晶体管结构包括用作沟道区的半导体图案的至少两侧上的栅极图案。晶体管结构包括半导体图案、栅极图案、杂质图案和栅极绝缘层。半导体图案具有面对横向方向的第一和第二侧面、以及面对纵向方向的第三和第四侧面。栅极图案设置与半导体图案的第一和第二侧面相邻。每个杂质图案直接接触半导体图案的第三或第四侧面。栅极绝缘图案夹置于栅极图案和半导体图案之间。
栅极图案包括控制栅极图案、浮置栅极图案和夹置于它们之间的栅极层间绝缘图案，由此形成闪存的栅极结构。施加到控制栅极图案的电信号改变了半导体图案的电势。浮置栅极图案夹置在控制栅极图案和栅极绝缘层之间，使得其被电浮置。
根据本发明的另一实施例，半导体器件包括在沟道的至少两侧上的栅极图案。该半导体器件包括有源图案、栅极图案、器件隔离图案和栅极绝缘图案。有源图案设置于半导体衬底的预定的区域，且包括沟道区和设置于沟道区之间的连接区。栅极图案设置于沟道区的至少两侧上，且器件隔离图案设置于连接区的至少两侧上以分离栅极图案。栅极绝缘图案夹置于栅极图案和半导体衬底之间以及于栅极图案和有源图案之间。源电极/漏电极形成于连接区中。栅极图案由下互连连接在一起。
根据本发明的另一实施例，栅极图案由至少一种选自多晶硅、铜、铝、钨、钽、钛、氮化钨、氮化钽、氮化钛、硅化钨和硅化钴的材料形成。栅极绝缘图案由至少一种选择氧化硅层、氮化硅层、和高k介电层的层形成。优选地，栅极绝缘图案在栅极图案和器件隔离图案之间延伸。
根据本发明的实施例，半导体器件还包括与下互连相交且连接源电极/漏电极的上互连。上互连包括连接到源电极/漏电极的接触栓塞。
根据本发明的又一实施例，上互连与下互连交叉且连接源电极/漏电极的第一组，且数据存储结构可以电连接到没有由上互连连接的源电极/漏电极的第二组。数据存储结构可以是动态随机存取存储器(DRAM)电容器、磁隧道结(MTJ)、铁电电容器和相变电阻器之一。
根据本发明的实施例，在沟道区的两侧具有栅极图案的半导体器件的制造方法包括在半导体衬底的预定区中形成器件隔离图案以形成包括多个沟道区的辅助有源图案；在沟道区之间设置连接区；以及在沟道区的至少两侧上设置栅极区。通过凹入辅助有源图案来形成由沟道区和连接区构成的有源图案，使得栅极区的顶表面低于沟道区。形成栅极绝缘层来覆盖由凹入栅极区暴露的半导体衬底，且形成栅极图案来填充用栅极绝缘层覆盖的凹入栅极区。在有源图案的连接区中形成源电极/漏电极。
附图被包括以提供本发明的进一步的理解且引入本申请且构成本申请的一部分，附图示出了本发明的实施例且与说明一起用于解释本发明的原理。在附图中图1A是根据本发明的实施例的半导体器件的平面图；图1B和1C是示出如图1A所示的半导体器件的制造工艺的截面图；图2是根据本发明的优选实施例的半导体器件的晶体管结构的透视图；图3A是根据本发明的另一实施例的半导体器件的平面图；图3B和3C是示出如图3A所示的半导体器件的制造工艺的截面图；图4A到10A是示出根据本发明的某些实施例的半导体器件的制造工艺的平面图；图4B到10B是示出根据本发明的实施例的半导体器件的制造工艺的透视图；图11是示出根据本发明的实施例的半导体器件的制造工艺的截面图；图12是示出根据本发明的另一实施例的半导体器件的制造工艺的透视图；图13是根据本发明的闪存的电路图；图14A到14D是示出如图13所示的闪存的制造工艺的截面图；以及图15是示出根据本发明的实施例的闪存的制造工艺的截面图。
具体实施例方式
现将详细参考本发明的优选实施例，在附图中示出了优选实施例的示例。然而，本发明不限于这里示出的实施例，而是引入这里的实施例以提供对本发明的范围和精神容易和完整的理解。
图1A是根据本发明的实施例的半导体器件的晶体管结构的平面图，且图1B和1C是示出如图1A所示的半导体器件的制造工艺的截面图。具体而言，图1B和1C是分别沿图1A的线I-I’和II-II’所截取的截面图。
参考图1A到1C，半导体图案110是形成于半导体衬底100的预定区中的晶体管的沟道区。所述半导体图案110由具有与半导体衬底100相同的导电型的半导体材料(例如，硅)形成。
优选的是半导体图案110为具有第一到第四侧面、顶表面和底表面的矩形盒子(参考图2)。半导体图案110的底表面直接接触半导体衬底100。第一侧面和第二侧面在第一方向彼此相对，且第三和第四侧面在与第一方向垂直的第二方向彼此相对。
杂质图案150设置于半导体图案110的两侧(例如，所述第一和第二侧面)。栅极图案135设置于半导体图案110的另两侧(例如，第三和第四侧)。杂质图案150是晶体管的源电极/漏电极。杂质区150设置来直接接触半导体图案110。杂质图案150包含具有与半导体图案110和半导体衬底100不同的导电型的杂质。
栅极图案135是用于控制半导体图案110的电势的栅电极。栅极绝缘图案125夹置在栅极图案135和半导体图案110之间。栅极绝缘图案125在栅极图案135和半导体衬底100之间延伸并分离栅极图案135和半导体衬底100。栅极图案135可以由例如铜、铝、钨、钽、钛、氮化钨、氮化钽、氮化钛、硅划钨或硅化钴形成。另外，栅极绝缘图案125可以由例如氧化硅层、氮化硅层、或高k介电层形成。
每个半导体图案110相应于由两个晶体管共用的沟道区。设置于每个半导体图案110的两侧的成对的杂质图案150相应于由两个晶体管共用的源电极/漏电极。与半导体图案110相邻形成的成对的晶体管共用相同的半导体图案110和杂质图案150作为沟道区和源电极/漏电极。在半导体图案110和杂质图案150由两个晶体管共用的情形，可以增加每单位面积的晶体管的数量。如图10A和10B所示，形成源电极/漏电极的一个杂质区可以由四个晶体管共用。根据本发明的实施例的MOS晶体管的栅电极设置于半导体图案110侧。半导体图案110、栅极图案135和杂质图案150的高度基本相同。栅极图案135和杂质图案150具有基本相同的厚度；栅极图案135和杂质图案150之间的厚度差小于栅极图案135或杂质图案150的厚度的20％。
栅极图案135通过栅极栓塞172连接到施加有栅极电压的栅线174。杂质图案150通过接触栓塞182连接到施加有地电压或信号电压的源极/漏极线184。优选地，栅极栓塞172和栅线174构成了设置于源极/漏极线184下方的互连170。接触栓塞182和源极/漏极线184构成了上互连180。
在栅极图案135和杂质图案150上依次设置下层间绝缘层162和上层间绝缘层164。下层间绝缘层162和上层间绝缘层164结构上支持数据线174和源极/漏极线184且电绝缘它们。栅极栓塞172穿透下层间绝缘层162，使得它们连接到栅极图案135。接触栓塞182穿透上层间绝缘层164和下层间绝缘层162，使得它们连接到杂质图案150。
根据本发明的实施例，相邻于半导体图案110形成的两个栅极图案135分别连接到不同的下互连170(参考图1A)。以相似的方式，相邻于一个半导体图案110形成的两个杂质区150分别连接到不同的上互连180。
根据本发明的实施例的晶体管结构可以被应用到浮置栅极型闪存的单元晶体管。在浮置栅极型闪存中，栅极图案135可以形成为浮置栅极图案136、栅极层间绝缘图案137和控制栅极图案138的堆叠结构(参考图10A和10B)。将下互连170电连接到控制栅极图案138，且将浮置栅极图案136电浮置。浮置栅极图案136通过栅极绝缘图案125与半导体图案110和半导体衬底100分开。浮置栅极图案136通过栅极层间绝缘图案137与控制栅极图案138分开。
根据本发明的实施例的晶体管结构可以被应用到浮置陷阱型(trap)闪存。在浮置陷阱型闪存中，栅极绝缘图案125可以由包括氮化硅层的绝缘层形成。优选地，栅极绝缘图案125可以形成为氧化硅层、氮化硅层和氧化硅层的堆叠结构。参考图4-10更详细地描述了应用到闪存的实施例。
可以由例如图1A所示的结构修改下互连170和上互连180的结构。图3A是根据本发明的另一实施例的具有互连结构的半导体器件的平面图，图3B和3C是沿线III-III’和IV-IV’所截取的截面图，显示如图3A所示的半导体器件的制造工艺。图3A的结构相似于图1A的结构，除了修改了互连结构之外。从图3A、3B和3C的描述中省略了重复的描述。
参考图3A、3B和3C，将相邻于一个半导体图案110形成的两个栅极图案135通过与半导体图案110交叉的局部互连176连接在一起(参考图3C)。局部互连176通过上栅极栓塞178连接到栅线174(参考图3A)。
将相同的栅极电压施加到通过局部互连176连接在一起的栅极图案135，且一个半导体图案110形成一个晶体管的沟道区。与图1A的晶体管比较，增加了根据本发明的实施例的晶体管的沟道宽度。
根据本发明的实施例的晶体管的沟道宽度相应于与半导体图案110接触的栅极图案135的图2中的高度H。如果将栅极图案135通过局部互连176连接，则栅极图案135与沟道区接触的面积大约是图1A到1C所示的面积的两倍。因此，沟道宽度是图1A到1C所示的大约两倍。如果晶体管的沟道宽度增加，则晶体管的电流驱动能力增加。晶体管的沟道长度是源电极和漏电极之间的长度。根据本发明的实施例的晶体管的沟道长度相应于半导体图案110或栅极图案135的图2中的长度L。因此，图1A和3A的沟道长度基本上彼此相等。
上互连180和数据存储单元190连接到相应的杂质图案150。如图3B所示，数据存储单元190可以为包括底电极192、顶电极196和夹置于它们之间的介电层194的DRAM单元电容器。
数据存储单元190可以为磁隧道结(MTJ)、铁电电容器和相变电阻器，它们被分别用作磁随机存取存储器(MRAM)、铁电RAM(FeRAM)、和相变RAM(PRAM)中的数据存储结构。
图4A、5A、6A、7A、8A、9A和10A(其后称为“图4A到10A”)是示出根据本发明的实施例的半导体器件的制造工艺的平面图，且图4B、5B、6B、7B、8B、9B和10B(其后称为“图4B到10B”)是示出根据图4A到10A的半导体器件的制造工艺的透视图。
参考图4A和4B，在半导体衬底100上形成掩模层210。掩模层210可以由包括氧化硅层、氮化硅层和氧氮化硅层或多晶硅层的至少一层形成。例如，掩模层210通过依次堆叠氧化硅层和氮化硅层而形成。
将掩模层210和半导体衬底100构图来形成界定辅助有源图案200的器件隔离沟槽102。辅助有源图案200是其中通过随后的工艺来形成晶体管的区域。辅助有源图案200包括多个沟道区201、多个连接区域202和多个栅极区203。沟道区201设置在第一方向(例如，纵向方向)，且连接区202设置在沟道区201之间。栅极区203沿横跨第一方向的第二方向设置在沟道区201的左和右。
器件隔离沟槽102通过各向异性蚀刻来形成，且掩模层210是蚀刻工艺的蚀刻掩模。掩模层210可以是随后的平面化工艺的蚀刻停止层(例如，参考图5B和8B)。优选的是考虑蚀刻或平面化工艺期间将被凹入的厚度来决定掩模层210的厚度。可以将掩模层210形成到约200到约3000的厚度。
参考图5A和5B，在其中形成有辅助有源图案200的所得的结构上形成器件隔离层。通过平面化蚀刻工艺来蚀刻器件隔离层直到暴露掩模层210的上表面。因此，围绕辅助有源图案200形成填充器件隔离沟槽102的器件隔离图案105。
根据本发明的实施例，优选的是器件隔离层由氧化硅层形成。器件隔离层可以进一步包括氮化硅层、多晶硅层、旋涂玻璃(SOG)层等。为了补救由各向异性蚀刻所导致的任何蚀刻损伤，可以在形成器件隔离层之前进行热氧化工艺。通过热氧化工艺在器件隔离沟槽102的内壁上形成氧化硅层(未显示)。另外，为了基本防止晶体管的特性被杂质的渗透而改变，可以在形成器件隔离层之前形成扩散阻挡层(未显示)。优选的是通过化学气相沉积(CVD)工艺来形成氮化硅层。
基本防止了沟道区201和器件隔离层105之间的接触区。因此，可以可选地省略热氧化工艺或扩散阻挡层的形成。
参考图6A和6B，在辅助有源图案200上形成暴露栅极区203的光致抗蚀剂图案。通过使用该光致抗蚀剂图案作为蚀刻掩模在暴露的栅极区203中蚀刻掩模层210和辅助有源图案200。在光致抗蚀剂图案下方形成其中沟道区201和连接区202交替设置的有源图案205、以及作为掩模层210的蚀刻所得结构的掩模图案215。在有源图案205和器件隔离层105之间形成凹入栅极区203’以暴露沟道区201的侧壁。去除光致抗蚀剂图案以暴露掩模图案215的上部分。
凹入栅极区203’的深度决定了根据本发明的实施例的晶体管的沟道宽度H。沟道宽度是影响比如电流驱动能力的晶体管的电特性的工艺参数。因此优选的是沟道宽度大。根据本发明的实施例，沟道宽度相应于由凹入栅极区203’暴露的沟道区201的高度。通过增加凹入栅极区203’的深度，可以增加晶体管的沟道宽度而没有单元面积的任何增加。
在通过凹入栅极区203’所暴露的半导体衬底100上形成晶体管的栅极绝缘图案125。根据本发明的实施例，栅极绝缘图案125可以是通过热氧化工艺形成的氧化硅层。使用热氧化工艺，在有源图案205的暴露的侧壁(即，沟道区域201的侧壁)和凹入栅极区203’的底部上形成栅极绝缘图案125。通过热氧化工艺可以补救在形成凹入栅极区203’的蚀刻工艺期间导致的任何蚀刻损伤。
参考图7A和7B，在其中形成有栅极绝缘图案125的所得的结构上形成栅极导电层130。栅极导电层130可以由包括多晶硅、铜、铝、钨、钽、钛、氮化钨、氮化钽、氮化钛、硅化钨和硅化钴的至少一种材料形成。可以使用CVD工艺来形成栅极导电层130。当栅极导电层130由铜形成时，可以使用电镀技术。
在根据本发明的实施例的闪存的制造方法中，栅极导电层130可以包括依次堆叠的浮置栅极导电层131、栅极层间绝缘层132和控制栅极导电层133。浮置栅极导电层131和控制栅极导电层133可以由多晶硅形成，且栅极层间绝缘层132可以由包括氮化硅层的绝缘层形成。优选地，栅极层间绝缘层132可以形成为氧化硅层、氮化硅层和氧化硅层的堆叠结构。
参考图8A和8B，通过平面化栅极导电层130直到暴露掩模图案215和器件隔离图案105，从而形成填充凹入栅极区203’的栅极图案135。
根据本发明的实施例，为了基本防止沟道区201中的蚀刻损伤，以不去除掩模图案215的程度来执行平面化工艺。优选地，使用化学机械抛光(CMP)来执行平面化工艺。
每个栅极图案135由依次堆叠的浮置栅极图案136、栅极层间绝缘图案137和控制栅极图案138形成。形成栅极层间绝缘图案137来与控制栅极图案138的侧面和底部接触，且形成浮置栅极图案136来与栅极层间绝缘图案137的外侧和底部接触。浮置栅极图案136被器件隔离图案105和栅极绝缘图案125围绕。将栅极绝缘图案125夹置在浮置栅极图案136和沟道区201之间、以及浮置栅极图案136和半导体衬底100之间。
参考图9A和9B，在其中形成有栅极图案135的所得的结构上形成下层间绝缘层(图1B和1C中的162)，且将其构图来形成暴露栅极图案135的上部分的栅极接触孔。形成下互连170来通过栅极接触孔与栅极图案135接触。
下互连170优选地由金属材料形成。例如，下互连170可以由铝、铜和钨的至少一种形成。
根据本发明的实施例的实施例，下互连170包括填充栅极接触孔的栅极栓塞172和连接栅极栓塞172的栅线174。根据本发明的另一实施例，当下互连绝缘层足够薄时，可以通过布线工艺来形成下互连170。在其中实施布线工艺的情形，栅极栓塞172和栅线174同时形成为一体。
在根据本发明的实施例的闪存器件中，下互连170(具体而言，栅极栓塞172)连接到控制栅极图案138。通过器件隔离图案105、栅极绝缘图案125和下层间绝缘层来电绝缘浮置栅极图案136。
另外，通过不同的下互连170将设置在有源图案205的两侧的栅极图案135连接在一起。用于连接设置在有源图案205的一侧的栅极图案135的下互连170与用于连接设置在有源图案205的另一侧的栅极图案135的下互连170电隔离。如图9B所示，在夹置于栅极图案135之间且与掩模图案215平行的隔离图案上方设置下互连170。
参考图10A和10B，在包括上互连170的所得的结构上形成上层间绝缘层(见图1B和1C的164)。将上层间绝缘层构图来形成连接区202中的源极/漏极接触孔(见图11中的168)。在由源极/漏极接触孔168暴露的连接区202处形成源电极/漏电极(见图11的150)。
优选地，源电极/漏电极150是包含具有与沟道区210不同的导电型的杂质的掺杂区。使用上层间绝缘层164作为离子注入掩模，通过离子注入工艺可以形成源电极/漏电极150。
形成连接到源电极/漏电极150的上互连180。优选的是上互连180由具有低电阻率的金属材料形成。根据本发明的实施例，上互连180由源极/漏极线184以及填充源极/漏极接触孔168的接触栓塞182构成。
图11是沿图10A中虚线V-V’截取的截面图，显示根据本发明的修改的实施例的源电极/漏电极150的形成工艺。
参考图11，形成源电极/漏电极150可以进一步包括在连接区202中形成预定深度的接触孔且将杂质注入到通过接触孔暴露的连接区202的内侧壁中。通过各向异性蚀刻工艺来形成接触孔，该蚀刻工艺蚀刻通过源极/漏极接触孔168暴露的连接区202。上层间绝缘层164在各向异性蚀刻工艺中被用作界定接触孔168的蚀刻掩模。
根据本发明的实施例，通过离子注入工艺或扩散工艺可以进行杂质的注入。优选地，杂质的注入可以包括用掺杂的多晶硅栓塞来填充接触孔168。将多晶硅栓塞中所含的杂质扩散以形成杂质区，所述杂质区形成源电极/漏电极150。如图11所示，该多晶硅栓塞可以替换构成上互连180的接触栓塞182。
图12是示出根据本发明的另一修改的实施例的半导体器件的制造工艺的透视图，更具体而言，其是一种浮置陷阱闪存的制造方法。
参考图12，可以使用CVD工艺形成栅极绝缘图案125，对其已经参考图6A和6B进行描述。栅极绝缘图案125可以由氧化硅层、氮化硅层和高k介电层的至少一种形成。可以进一步进行热处理以基本补救对于沟道区201的任何蚀刻损伤。
在浮置陷阱型闪存中，栅极绝缘图案125可以形成为氧化硅层、氮化硅层和氧化硅层的堆叠的结构。氮化硅层可以被用作数据存储结构，因为其具有陷阱位置。
在所得的结构的整个表面上形成使用CVD工艺形成的材料层，且可以在器件隔离图案105和栅极图案135之间以及掩模图案215和栅极图案135之间形成栅极绝缘图案125。
图13是根据本发明的实施例闪存单元阵列的电路图。
参考图13，单元晶体管的源电极/漏电极通过多条位线BL1、BL2、BL3、BL4和BL5连接。设置位线BL1、BL2、BL3、BL4和BL5与多条字线WL1、WL2、WL3和WL4交叉。字线WL1、WL2、WL3和WL4连接单元晶体管的栅电极。
根据本发明的实施例，闪存的单元晶体管由热载流子注入编程，且通过FN(Fowler Nordheim)隧道效应擦除。更具体而言，假设单元晶体管A由第二字线WL2、第二位线BL2和第三位线BL3选择，将编程电压(VPGM)施加到所选择的字线WL2，而且将地电压施加到未选择的字线WL1、WL3和WL4。将地电压施加到第一和第二位线BL1和BL2，且将漏电压(VD)施加到第三到第五位线BL3、BL4和BL5。优选的是编程电压(VPGM)为约12V且漏电压(VD)为约5V。
在擦除操作中，将地电压施加到所选择的字线WL2，将擦除电压(VERASE)施加到体衬底，且将位线BL1、BL2、BL3、BL4和BL5电浮置。这里，擦除电压(VERASE)也可以施加到未选择的字线WL1、WL3和WL4，以基本防止存储在未选择的单元中的数据被擦除。擦除电压(VERASE)可以在从约15V到约20V的范围。
在读操作中，将读电压(VREAD)施加到所选择的字线WL2，且将地电压和漏电压(VD)分别施加到相应于源电极和漏电极的位线BL2和BL3。读电压(VREAD)可以在从约1V到约3V的范围，漏电压(VD)可以在从约0.1V到约1V的范围。
根据本发明的另一实施例，可以利用FN隧道效应来编程闪存的单元晶体管。在其中利用FN隧道效应的情形，将编程电压(VPGM)施加到所选择的字线WL2，而且将地电压施加到第二和第三位线BL2和BL3以及体衬底。将预定的漏电压(VD)施加到与未选择的单元晶体管连接的位线BL1、BL4和BL5，以基本防止将未选择的单元晶体管由施加到选择的字线WL2的编程电压(VPGM)编程。擦除电压(VERASE)可以在从约15V到约20V的范围。
考虑到晶体管结构和互连结构的配置，闪存中的单元晶体管的操作方法和操作条件可以各种方式被改变。
图14A到14D是沿图1A的线II-II’所截取的截面图，显示根据本发明的实施例的闪存的制造工艺。参考图14A，在形成凹入栅极区203’之后(参考图6A和6B)，在通过凹入栅极区203’所暴露的半导体衬底100中形成下杂质区310。具体而言，在凹入栅极区203’的下部分中形成下杂质区310，且具有与半导体衬底100相同的导电型。因此，其中形成有下杂质区310的半导体衬底100具有高于沟道区201的阈值电压。
由于阈值电压的不同，将根据本发明的晶体管的沟道限制为沟道区201。当施加到晶体管的栅电极(栅极图案135)的栅极电压在沟道区201的阈值电压和下杂质区310的阈值电压之间的范围中时，在凹入栅极区203’下方的半导体衬底100(即下杂质区310)中没有形成沟道(电荷可以流动的电通路)。被用作沟道的区域的限制减少了晶体管的开启电流的变化，晶体管的读操作特性可以由参考图6A和6B所述的结构的读操作特性得到改善。
形成下杂质区310可以包括第一离子注入工艺300。在形成凹入栅极区203’的蚀刻工艺中被用作蚀刻掩模的光致抗蚀剂图案可以在第一离子注入工艺300中被用作离子掩模。根据本发明的另一实施例，在去除光致抗蚀剂图案之后，器件隔离图案105和掩模图案215可以被用作离子掩模。
参考图14B，形成辅助栅极绝缘层122来覆盖沟道区201的侧壁和下杂质区310。可以使用对其中形成有下杂质区310的所得的结构进行的热氧化工艺来形成辅助栅极绝缘层122。
根据本发明的另一实施例，辅助栅极绝缘层可以是通过CVD工艺形成的氧化硅层、氮化硅层或高k介电层之一。参考图12所描述的方法也可以被应用于此。
根据本发明的进一步的实施例，在形成辅助栅极绝缘层122之后，可以形成下杂质区310。在下杂质区310在辅助栅极绝缘层122之后形成的情形，辅助栅极绝缘层122可以被用于减小第一离子注入工艺300中的离子沟道效应。
参考图14C，在其中形成有辅助栅极绝缘层122的所得的结构上形成光致抗蚀剂图案325。光致抗蚀剂图案325具有暴露辅助栅极绝缘层122的顶表面的一部分的开口328。优选地，开口328暴露在凹入栅极区203’的中心的辅助栅极绝缘层122的顶表面。利用光致抗蚀剂图案325作为离子注入掩模来执行第二离子注入工艺。在开口328下方设置的半导体衬底100中通过第二离子注入工艺320来形成隧道杂质区320。隧道杂质区320可以具有与半导体衬底100和下杂质区310不同的导电型。隧道杂质区320具有比下杂质区310更高的杂质浓度。
根据本发明的进一步的实施例，预定的分隔物325’可以替换光致抗蚀剂图案325(参考图15)。分隔物325’的形成包括在其中形成有辅助栅极绝缘层122的所得的结构上形成分隔物层，且通过各向异性蚀刻来蚀刻分隔物层。优选的是分隔物层由对于辅助栅极绝缘层122和器件隔离图案105具有蚀刻选择性的材料形成。例如，分隔物层可以是氮化硅层或氧氮化硅层。另外，执行分隔物层的各向异性蚀刻直到辅助栅极绝缘层122从凹入栅极区203’的底部暴露，由此形成具有开口328的分隔物325’。
参考图14C和14D，利用光致抗蚀剂图案325或分隔物325’作为蚀刻掩模，从而蚀刻辅助栅极绝缘层122。因此，形成隧道区来暴露半导体衬底100的顶表面，且更具体而言，隧道杂质区320的顶表面。
去除光致抗蚀剂325或分隔物325’，且在隧道区中形成隧道绝缘层128。隧道绝缘层128可以通过热氧化工艺形成。当使用热氧化工艺时，也氧化了用辅助栅极绝缘层122覆盖的沟道区201和半导体衬底100。如图14D所示，辅助栅极绝缘层122的厚度增加以由此形成栅极绝缘图案125。栅极绝缘图案125比隧道绝缘层128更厚。
根据本发明的进一步的实施例，隧道绝缘层128可以是氧化硅层、氮化硅层和高k介电层之一，它们每个都可以利用CVD工艺形成。参考图12上述的方法也可以被应用于此。
在其中形成有隧道绝缘层128和栅极绝缘图案125的所得的结构上形成填充凹入栅极区203’的栅极导电层(参考图7B和14A)。与闪存相关所描述的实施例也可以应用于形成栅极导电层130的工艺和随后的工艺(参考图4到11)。
根据参考图14A到14D和图15上述的实施例，在沟道区201和栅极图案135之间夹置栅极绝缘图案125，且在隧道杂质区320和栅极图案135之间夹置隧道绝缘层128。因为隧道绝缘层128比栅极绝缘图案125更薄，所以根据本发明的实施例的闪存可以高效地进行写操作。写操作的效率与FN隧道效应的可能性直接相关，FN隧道效应的可能性随着绝缘层变薄而增加。闪存的单元晶体管由热载流子编程且由FN隧道效应擦除。优选的是擦除操作利用半导体衬底100和控制栅极图案138之间的电压差。
通过控制在隧道绝缘层128下方形成的隧道杂质区320的杂质浓度，从而可以增加写操作的效率。
根据本发明的实施例，一个半导体图案可以被共用为两个晶体管的沟道区。另外，一个杂质区可以被共用为两个或四个晶体管的源电极/漏电极。因此，可以增加半导体器件的集成度。
因为晶体管的栅电极设置于沟道的侧面上，通过增加凹入栅极区的深度(例如，沟道区的高度)，可以增加晶体管的沟道宽度。通过增加凹入栅极区的深度，可以增加半导体器件的集成度而不减小晶体管的沟道宽度，且可以改善晶体管的特性同时增加半导体器件的集成度。
根据本发明的实施例，在栅极图案和沟道区之间夹置栅极绝缘图案，且在栅极图案和半导体衬底之间夹置隧道绝缘层。在闪存中，用于读操作的沟道区被在空间上与用于写操作的隧道区分离，且可以独立地改进读操作和写操作的特性。例如，为了高效写操作的目的，可以将隧道绝缘层形成得比栅极绝缘图案更薄。通过控制在隧道绝缘层下方形成的杂质区的导电型和浓度，可以改善写操作的效率，且在闪存中，均可以改善读操作和写操作。
对于本领域的一般技术人员明显的是可以在本发明中进行各种修改和变化。因此本发明旨在覆盖本公开的修改和变化。
权利要求
1.一种半导体器件，包括有源图案，设置于半导体衬底的预定的区域中，且所述有源图案包括多个沟道区和分别设置于所述多个沟道区之间的多个连接区；第一和第二器件隔离图案，设置于所述有源图案的相应侧上；多个栅极图案，其中每个栅极图案设置于所述第一和第二器件隔离图案的相应之一与多个所述沟道区的对应的沟道区之间；多个栅极绝缘图案，夹置于所述多个栅极图案的相应之一和所述半导体衬底之间以及于所述多个栅极图案的相应之一和所述有源图案之间；多个源电极/漏电极，形成于所述连接区中；和下互连，将所述多个栅极图案连接在一起。
2.根据权利要求1所述的半导体器件，其中，所述多个栅极图案由至少一种选自多晶硅、铜、铝、钨、钽、钛、氮化钨、氮化钽、氮化钛、硅化钨和硅化钴的材料形成。
3.根据权利要求1所述的半导体器件，其中，所述多个栅极图案的每个包括浮置栅极图案，与所述多个栅极绝缘图案的相应之一接触；控制栅极图案，设置于所述浮置栅极图案上；和栅极层间绝缘图案，设置于所述浮置栅极图案和所述控制栅极图案之间，其中，所述下互连电连接到所述控制栅极图案。
4.根据权利要求3所述的半导体器件，其中，所述浮置栅极图案和所述控制栅极图案由多晶硅形成，且所述栅极层间绝缘图案由顺序堆叠的氧化硅层、氮化硅层和氧化硅层形成。
5.根据权利要求1所述的半导体器件，其中，所述多个栅极绝缘图案由至少一种选自氧化硅层、氮化硅层和高k介电层的层形成。
6.根据权利要求1所述的半导体器件，其中，所述多个栅极绝缘图案在所述多个栅极图案的相应之一以及所述第一和第二器件隔离图案的相应之一之间延伸。
7.根据权利要求1所述的半导体器件，其中，所述源电极/漏电极包括形成于半导体衬底的多个连接区中的杂质区，所述杂质区具有不同于所述多个沟道区的导电型。
8.根据权利要求7所述的半导体器件，其中，每个源电极/漏电极还包括栓塞电极，其中所述栓塞电极的底表面低于所述多个沟道区的顶表面，所述栓塞电极接触所述杂质区。
9.根据权利要求1所述的半导体器件，其中，所述下互连包括多个栅极栓塞，每个栅极栓塞接触所述多个栅极图案的相应之一；以及栅线，设置于基本平行于所述有源图案的方向以将所述多个栅极栓塞连接在一起。
10.根据权利要求1所述的半导体器件，其中，所述下互连包括多个栅极栓塞，每个栅极栓塞接触所述多个栅极图案的相应之一；以及多个局部互连，连接所述多个栅极栓塞；以及栅线，连接所述多个局部互连；其中，所述多个局部互连连接所述多个栅极栓塞的两个栅极栓塞，所述两个栅极栓塞连接到设置于所述沟道区的至少两侧上的所述栅极图案的成对的栅极图案。
11.根据权利要求1所述的半导体器件，还包括与所述下互连交叉和与所述源电极/漏电极连接的上互连。
12.根据权利要求11所述的半导体器件，其中，所述上互连包括连接到所述源电极/漏电极的多个接触栓塞。
13.根据权利要求1所述的半导体器件，还包括上互连，与所述下互连交叉和连接所述源电极/漏电极的第一组；以及数据存储结构，电连接到没有由所述上互连连接的所述源电极/漏电极的第二组，且所述数据存储结构是动态随机存取存储器电容器、磁隧道结、铁电电容器或相变电阻器之一。
14.根据权利要求1所述的半导体器件，还包括设置于所述多个栅极图案的相应之一和所述半导体衬底之间的多个隧道绝缘层，所述多个隧道绝缘层由所述栅极绝缘图案的相应之一围绕，且所述多个隧道绝缘层比所述多个栅极绝缘图案更薄。
15.根据权利要求14所述的半导体器件，还包括形成于在所述多个隧道绝缘层每个的下方的所述半导体衬底中的隧道杂质区，且所述隧道杂质区具有不同于所述半导体衬底的导电型。
16.根据权利要求1所述的半导体器件，还包括形成于在所述多个隧道图案下方的所述半导体衬底中的下杂质区，所述下杂质区具有所述半导体衬底的导电型。
17.一种半导体器件的制造方法，包括在半导体衬底的预定区中形成多个器件隔离图案以界定辅助有源图案，所述辅助有源图案包括多个沟道区、多个连接区和多个栅极区，每个连接区设置于所述沟道区的相应对之间，其中，相应的栅极区设置于所述沟道区的至少两侧上；通过凹入所述辅助有源图案的多个栅极区来形成包括所述多个沟道区和所述多个连接区的有源图案，使得所述多个栅极区的顶表面低于所述多个沟道区；形成覆盖所述有源图案的侧壁的栅极绝缘层；在每个沟道区的所述至少两侧形成栅极图案，所述栅极图案填充其中形成有所述栅极绝缘层的多个凹入栅极区；和形成多个源电极/漏电极，每个源电极/漏电极形成于所述有源图案的相应的连接区中。
18.根据权利要求17所述的方法，其中，形成所述多个器件隔离图案的器件隔离图案包括在所述半导体衬底上形成掩模层；构图所述掩模层和所述半导体衬底来形成界定所述辅助有源图案的器件隔离沟槽；形成填充所述器件隔离沟槽的器件隔离层；和平面化所述器件隔离层直到暴露所述掩模层，所述掩模层由选自氧化硅层、氮化硅层、氧氮化硅层和硅层中的至少一层形成。
19.根据权利要求17所述的方法，其中，形成所述有源图案包括形成掩模图案来覆盖所述有源图案且暴露所述多个栅极区的上部分；和使用所述掩模图案作为蚀刻掩模来各向异性地蚀刻所述多个栅极区以形成暴露所述有源图案的侧壁的所述多个凹入栅极区，其中，使用相对于所述掩模图案和所述多个器件隔离图案具有蚀刻选择性的蚀刻来进行所述多个栅极区的蚀刻。
20.根据权利要求17所述的方法，其中，形成所述栅极绝缘层包括执行热氧化工艺来在所述多个凹入栅极区的底部分和所述有源图案的暴露的侧壁上形成氧化硅层。
21.根据权利要求17所述的方法，其中，形成所述栅极绝缘层包括执行化学气相沉积工艺来在其中形成有所述有源图案的所得的结构的整个表面上形成氧化硅层、氮化硅层或高k介电层中的至少之一。
22.根据权利要求17所述的方法，其中，形成所述多个栅极图案包括在包括所述栅极绝缘层的所得的结构上形成填充所述多个凹入栅极区的栅极导电层；和平面化所述栅极导电层直到暴露所述多个器件隔离图案的上部分，由此形成设置于每个所述沟道区的至少两侧上的多个栅极图案。
23.根据权利要求22所述的方法，其中，所述栅极导电层由至少一种选自多晶硅、铜、铝、钨、钽、钛、氮化钨、氮化钽、氮化钛、硅化钨和硅化钴的材料形成。
24.根据权利要求17所述的方法，其中，形成所述多个栅极图案包括通过在其中形成有所述栅极绝缘层的所得的结构上依次形成浮置栅极导电层、栅极层间绝缘层和控制栅极导电层，填充所述多个凹入栅极区；和平面化所述控制栅极导电层、所述栅极层间绝缘层和所述浮置栅极导电层直到暴露所述多个器件隔离图案的上部分，由此形成浮置栅极图案、栅极层间绝缘图案和控制栅极图案来填充所述多个凹入栅极区。
25.根据权利要求17所述的方法，还包括在形成所述多个栅极图案之后，形成下互连来连接所述栅极图案，其中形成所述下互连包括形成多个分别连接到所述多个栅极图案的栅极栓塞；和在平行于所述有源图案的方向形成栅线以将所述多个栅极栓塞连接在一起。
26.根据权利要求24所述的方法，还包括在形成所述多个栅极图案之后，形成下互连来将所述栅极图案连接在一起，其中形成所述下互连包括形成连接到所述控制栅极图案的多个栅极栓塞；和在基本平行于所述有源图案的方向形成多条栅线以将所述多个栅极栓塞连接在一起。
27.根据权利要求25所述的方法，还包括在形成所述多条栅线之前，形成局部互连以连接所述多个栅极栓塞，所述多个栅极栓塞连接到设置于所述多个沟道区的相应之一的一个相对侧的成对的多个栅极图案。
28.根据权利要求17所述的方法，其中，形成所述多个源电极/漏电极包括在所述半导体衬底的多个连接区的相应之一中形成杂质区，所述杂质区的导电型不同于所述半导体衬底的导电型。
29.根据权利要求28所述的方法，其中，形成所述多个源电极/漏电极的每个包括蚀刻所述多个连接区的相应之一的预定部分以在所述相应的连接区中形成预定深度的接触孔；和在通过所述接触孔暴露的相应的连接区的内壁上形成杂质区，所述杂质区的导电型不同于所述半导体衬底的导电型。
30.根据权利要求25所述的方法，还包括在形成所述多个源电极/漏电极之后，形成上互连以与所述下互连交叉且连接所述源电极/漏电极。
31.根据权利要求25所述的方法，还包括在形成所述多个源电极/漏电极之后，形成上互连以与所述下互连交叉且连接所述源电极/漏电极的第一组；和形成电连接到没有由所述上互连连接的所述源电极/漏电极的第二组的数据存储结构，所述数据存储结构是动态随机存取存储器电容器、磁隧道结、铁电电容器和相变电阻器之一。
32.根据权利要求17所述的方法，还包括在形成所述有源图案之后，在所述多个凹入栅极区下方的半导体衬底中形成下杂质区，其中所述下杂质区具有所述半导体衬底的导电型。
33.根据权利要求17所述的方法，其中形成所述栅极绝缘层包括在所述多个凹入栅极区的底部分和所述有源图案的暴露的侧壁上形成辅助栅极绝缘层；在所述多个凹入栅极区的中心形成具有暴露所述辅助栅极绝缘层的上部分的开口的掩模图案；使用所述掩模图案作为蚀刻掩模，通过蚀刻暴露的辅助栅极绝缘层来形成隧道区以暴露所述半导体衬底的上部分；移除所述掩模图案来暴露所述辅助栅极绝缘层；和在所述隧道区中形成隧道绝缘层，所述隧道绝缘层比所述栅极绝缘层更薄。
34.根据权利要求33所述的方法，其中，使用热氧化工艺或化学气相沉积工艺来执行形成所述隧道绝缘层。
35.根据权利要求33所述的方法，其中，所述掩模图案是通过光刻工艺和蚀刻工艺形成的光致抗蚀剂图案，或通过沉积工艺和各向异性蚀刻工艺形成的分隔物。
36.一种半导体器件的晶体管结构，包括半导体图案，具有面对横向方向的第一和第二侧面、以及面对纵向方向的第三和第四侧面；多个栅极图案，设置得与所述半导体图案的第一和第二侧面相邻；多个杂质图案，直接接触所述半导体图案的第三或第四侧面；和多个栅极绝缘图案，每个所述栅极绝缘图案夹置于所述多个栅极图案的相应之一和所述半导体图案之间。
37.根据权利要求36的晶体管结构，其中，所述多个栅极图案的每个包括控制栅极图案，施加有用于改变所述半导体图案的电势的电信号；浮置栅极图案，夹置于所述控制栅极图案和所述多个栅极绝缘图案的相应之一之间；和栅极层间图案，夹置于所述控制栅极图案和所述浮置栅极图案之间。
全文摘要
半导体器件包括具有垂直栅电极的晶体管。在晶体管结构中，半导体图案具有面对横向方向的第一和第二侧面、以及面对纵向方向的第三和第四侧面。栅极图案设置与半导体图案的第一和第二侧面相邻。杂质图案直接接触半导体图案的第三或第四侧面。栅极绝缘图案夹置于栅极图案和半导体图案之间。
文档编号H01L21/8234GK1828900SQ20061000455
公开日2006年9月6日 申请日期2006年1月27日 优先权日2005年2月3日
发明者姜相宇, 韩晶昱, 金龙泰, 尹胜范 申请人:三星电子株式会社