专利名称：形成沟渠电容的方法
技术领域：
本发明涉及一种半导体制程技术，特别是涉及一种制作沟渠电容(Trench Capacitor)的方法。
背景技术：
隔离结构是在集成电路(Integrated Circuit；IC)上将电晶体与其他电路元件分开的基本结构。浅沟渠隔离(Shallow Trench Isolation；STI)与硅的区域氧化(Local Ox idati on Of Silicon；LOCOS)是使用在集成电路上两种典型的隔离结构。浅沟渠隔离是藉由填充介电材料至与电路元件相邻的沟渠中来形成，如金属氧化半导体(Metal Oxide Semi conductor；MOS)电晶体。硅的区域氧化则是藉由选择性地氧化集成电路中的预设位置来形成。当集成电路的大小持续缩小时，浅沟渠隔离变得比硅的区域氧化受欢迎，此是因为浅沟渠隔离所占的空间比硅的区域氧化小，且提供更好的隔离性能。
电容是集成电路中经常使用的电路元件。虽然电容可便利地形成在集成电路上的任何地方，但仍有某些特定区域可有效率地形成电容。例如，希望在某些特定区域制作电容以避免产生寄生电抗。此外，因为仅为生产电容的目的而设计新制程是相当销耗成本的，故希望可使用已与集成电路中其他装置的制作相关的制程和材料来形成电容。
因此，形成电容于靠近一个或多个装置的STI沟渠是相当有利的。例如，动态随机存取记忆胞(Dynamic Random Access Memory Cell；DRAM Cell)典型地是包含靠近MOS电晶体设置的电容。虽然习知方法提供了制造电容于STI沟渠的技术，其仍有一些相关问题。具体来说，制造电容于STI沟渠的习知方法所产生的电容会损坏邻近电容介电材料的硅表面。这会引起漏电流，因而危及电路性能。
由此可见，上述现有的形成沟渠电容的方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决现有的形成沟渠电容的方法存在的问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的于STI沟渠中形成高品质电容的方法，便成了当前业界极需改进的目标。
有鉴于上述现有的形成沟渠电容的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的形成沟渠电容的方法，能够改进一般现有的形成沟渠电容的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的形成沟渠电容的方法存在的缺陷，而提供一种新的形成沟渠电容的方法，所要解决的技术问题是使其于STI沟渠中形成高品质电容，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成沟渠电容的方法，至少包含形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于该此沟渠内，且该第一沟渠介电层的高度并未达到该沟渠的高度于该第一沟渠介电层上并沿着该沟渠的内侧表面上形成一蚀刻终止层；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层和该蚀刻终止层，以暴露出该第一沟渠介电层；以及于该第一沟渠介电层上形成一导电层，以使该导电层、该第一沟渠介电层和该半导体基材作用为一沟渠电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的形成沟渠电容的方法，其中沉积该第一沟渠介电层和第二沟渠介电层的步骤是利用高密度电浆化学气相沉积法(High Density PlasmaChemical Vapor Deposition)。
前述的形成沟渠电容的方法，其中所述的蚀刻终止层是实质由硅氮化物所制成。
前述的形成沟渠电容的方法，其中所述的去除的步骤包含先去除沉积于该沟渠外的该第二沟渠介电层。
前述的形成沟渠电容的方法，其中所述的先去除沉积于该沟渠外的该第二沟渠介电层的步骤是利用化学机械研磨(Chemical MechanicalPolish；CMP)技术。
前述的形成沟渠电容的方法，其中所述的去除的步骤至少包含去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层。
前述的形成沟渠电容的方法，其中所述的去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层的步骤至少包含完全去除该沟渠中的该蚀刻终止层。
前述的形成沟渠电容的方法，在形成该导电层之前，更至少包含形成一牺牲层于未被该沟渠中的该第一沟渠介电层所覆盖的该半导体基材上。
前述的形成沟渠电容的方法，其更至少包含去除该牺牲层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种沟渠电容形成方法，适用于一记忆胞，其中该形成沟渠电容的方法至少包含形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于该半导体基材上并且覆盖该沟渠的一部分；形成一蚀刻终止层于该第一沟渠介电层上并沿着该沟渠的内表面；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层、该蚀刻终止层、以及设置在该沟渠外的该第一沟渠介电层；去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层；去除该蚀刻终止层，以暴露出在该沟渠中的该第一沟渠介电层；以及形成一导电层于在该沟渠中的残留的该第一沟渠介电层上，以使该导电层、该残留的该第一沟渠介电层、以及该半导体基材作用为一沟渠电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的形成沟渠电容的方法，其中所述的蚀刻终止层是实质由硅氮化物所制成。
前述的形成沟渠电容的方法，在形成该导电层之前，更至少包含形成一牺牲层于未被该沟渠中的该第一沟渠介电层所覆盖的该半导体基材上。
前述的形成沟渠电容的方法，其更至少包含去除该牺牲层。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种形成沟渠电容的方法，适用于一动态随机存取记忆体(Dynamic Random Access Memory；DRAM)，其中该形成沟渠电容的方法至少包含形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于半导体基材上且部分地覆盖该沟渠；形成一蚀刻终止层于该第一沟渠介电层上并沿着该沟渠的内表面；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层、该蚀刻终止层、以及设置在该沟渠外的该第一沟渠介电层；去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层；去除该蚀刻终止层，以暴露出残留在该沟渠内的该第一沟渠介电层；形成一牺牲层于未被该第一沟渠介电层所覆盖的该半导体基材上；去除该牺牲层；形成一闸极介电层在半导体基材上；以及形成一导电层于在该沟渠中的残留的该第一沟渠介电层上，以使该导电层、该残留的该第一沟渠介电层和该半导体基材作用为一沟渠电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的形成沟渠电容的方法，其中所述的蚀刻终止层是实质由氮氧化物所制成。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，本发明提供了一种形成沟渠电容的方法。在本发明的一实施例中，实施的方法是如下列步骤所示。沟渠是形成于半导体基材上。第一沟渠介电层是沉积于此沟渠内，且第一沟渠介电层的高度并未达到此沟渠的全部高度。于第一沟渠介电层上并沿着此沟渠的内侧表面形成蚀刻终止层。第二沟渠介电层是沉积于蚀刻终止层上。去除第二沟渠介电层和蚀刻终止层，以暴露出第一沟渠介电层。形成导电层于第一沟渠介电层上，以使导电层、第一沟渠介电层和半导体基材作用为沟渠电容。
借由上述技术方案，本发明形成沟渠电容的方法至少具有下列优点在此提出的方法可在建构沟渠电容时，保护邻近于沟渠的半导体免于受损。再者，此方法可以良好地控制沟渠内其余的沟渠介电层的厚度。因此，可改善由此方法所建构的沟渠电容的漏电流。
综上所述，本发明具有上述诸多优点及实用价值，其不论在方法或功能上皆有较大的改进，在技术上有显着的进步，并产生了好用及实用的效果，且较现有的形成沟渠电容的方法具有增进的功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1是单电晶体动态随机存取记忆记忆胞的电路图。
图2A至图2F是绘示建构浅沟渠隔离结构的习知制程中各种阶段的半导体结构的剖面示意图。
图3A至图3L是绘示根据本发明的一实施例的建构沟渠电容的制程中各种阶段的半导体结构的剖面示意图。
图4是根据本发明的一实施例制备浅沟渠隔离架构的流程图。
图5是根据本发明的一实施例制备以浅沟渠隔离架构为基础的沟渠电容的流程图。
100电路图200剖面202半导体基材204光阻层206氮化硅硬罩幕层208垫氧化层210剖面 212沟渠214露出的半导体表面 216衬氧化层218剖面 220沟渠氧化物222半导体结构224半导体结构226剖面 300半导体基材剖面301牺牲氧化层302半导体基材303闸极介电层304已图案化的光阻层
305多晶硅层 306第二介电层307上电容电极 308第一介电层309金属氧化半导体闸极 310半导体结构311金属氧化半导体闸极 312沟渠313低掺杂的汲极 314露出的半导体表面315侧隔离壁 316衬介电层317源极/汲极318半导体基材剖面319金属氧化半导体电晶体 320第一沟渠介电层321电容 322蚀刻终止层323金属氧化半导体电晶体 324半导体基材剖面326第二沟渠介电层 328半导体基材剖面330半导体基材剖面 332半导体基材剖面334半导体基材剖面 338半导体基材剖面340半导体基材剖面 342半导体基材剖面400流程图 402图案化光阻层404蚀刻并形成衬介电层 508定义电晶体和电容406以第一沟渠介电层部分地填充沟渠并沉积蚀刻终止层408以第二沟渠介电层填满其余的沟渠410平坦化第二沟渠介电层 412蚀刻第二沟渠介电层414移除蚀刻终止层、第一介电层和第二介电层500流程图 502形成并蚀刻牺牲氧化层504形成闸极介电层 506沉积多晶硅层510完成金属氧化半导体结构和金属硅化物具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的形成沟渠电容的方法其具体实施方式
、方法、步骤、特征及其功效，详细说明如后。
以下提供制备沟渠电容的方法的详细说明，其中此沟渠电容是应用在单电晶体动态随机存取记忆记忆胞中。然而，可注意的是，除动态随机存取记忆记忆胞外，沟渠电容可和其他装置一起使用。
请参阅图1所示，电路图100是绘示单电晶体动态随机存取记忆记忆胞。此动态随机存取记忆记忆胞透过电晶体104由位元线102存取，电晶体104是由字元线106来控制其开关。来自字元线102的讯号是储存在电容108中而成为量测电荷。此储存在电容108中的电荷持续一短暂时间，在此之后，此电荷必须被读取，再被重新写回到同样的电容中而成为更新资料位元。
请参阅图2A至图2F所示，是绘示建构浅沟渠隔离结构的习知制程中各种阶段的半导体结构的剖面示意图，以于稍后制备电容的构造。在图2A中，剖面200是绘示具有已被图案化的光阻层204的半导体基材202、已被蚀刻的硬氮化硅硬罩幕层206、和已被蚀刻的垫氧化层208。半导体基材202已准备好被非等向性地蚀刻。
请参阅图2B所示，剖面210是绘示半导体结构，其中形成有沟渠212与衬氧化层216。在形成此半导体的制程中，光阻层204(如图2A中所示)先被去除。使用氮化硅硬罩幕层206为遮罩进行非等向性蚀刻，以形成沟渠212在半导体基材202中。因为非等向性蚀刻制程中所使用的蚀刻气体只对硅有作用，所以不会对氮化硅硬罩募层206与垫氧化层208造成实质伤害。然后，沟渠212中暴露出的半导体表面214是被衬氧化层216所覆盖。
请参阅图2C所示，剖面218是绘示半导体结构，其中沟渠氧化物220是被沉积以填充沟渠212，且覆盖氮化硅硬罩幕层206。在图2D中，剖面222是绘示半导体结构，其中使用如溢流倾卸冲洗(Overflow-Dump-Rinse；ODR)蚀刻或化学机械研磨(Chemical Mechanical Polish；CMP)等技术来平坦化沟渠氧化物220。
请参阅图2E所示，剖面224是绘示半导体结构，其中沟渠氧化物220与衬氧化物216已被进一步蚀刻。沟渠氧化物220的一部分残留在沟渠212中。在图2F中，剖面226是绘示半导体结构，其中去除氮化硅硬罩幕层206与垫氧化层208(如图2E所示)。此步骤是为了准备随沟渠212以于其上进一步建构电容。
在蚀刻已平坦化的沟渠氧化物220(如图2D所示)的制程中，使用时间模式蚀刻控制架构，即，当进行一段时间后蚀刻制程就会停止。由于蚀刻的制程差异，时间模式蚀刻控制架构可能无法提供残留的沟渠氧化物220(如图2E所示)一致的厚度。此外，此蚀刻制程可能会对露出的半导体表面214造成伤害。因此，习知方法可能会对即将在沟渠氧化物220上形成的电容造成漏电流或是其他可靠度的问题。
请参阅图3A至图3L所示，是绘示根据本发明的一实施例的建构沟渠电容的制程中各种阶段的半导体结构的剖面示意图。在图3A中，剖面300是绘示具有已被图案化的光阻层304以及已被蚀刻的第一和第二介电层308和306的半导体基材302。此时，半导体基材302已准备好被非等向性地蚀刻。可理解的是，第一介电层308和第二介电层306可为任何介电质，如氧化硅、氮化硅、氮氧化硅等。在此实施例中，第一介电层308可为垫氧化层，而第二介电层306可为氮化硅硬罩幕层。
请参阅图3B所示，剖面310是绘示半导体结构，其中形成有沟渠312和衬氧化层316。在形成此半导体结构的制程中，光阻层304(如图3A所示)先被去除。使用第二介电层306为遮罩进行非等向性蚀刻，以形成沟渠312于半导体基材302中。因为非等向性蚀刻制程中所使用的蚀刻气体只会对硅有作用，所以不会对第一介电层308和第二介电层306造成实质伤害。然后，沟渠312中暴露出的半导体表面314是被衬介电层316所覆盖。
请参阅图3C所示，剖面318是绘示半导体结构，其中形成有第一沟渠介电层320和蚀刻终止层322。在形成此半导体结构的制程中，第一沟渠介电层320是沉积在第二沟渠介电层306上且部分地填充沟渠312。此沉积制程是使用如高密度电浆化学气相沉积法(High-density Plasma ChemicalVapor deposition；HDPCVD)等技术来完成，其中调整制程参数可平衡沉积和溅镀蚀刻的速率，以避免在第一沟渠介电层320中形成空洞。第一沟渠介电层320的深度是视各种电路设计而定。在此实施例中，介电质的沉积是进行至第一沟渠介电层320留有约3000埃的深度。蚀刻终止层322(以粗线表示)是沿着沟渠312的内侧表面沉积。此蚀刻终止层322覆盖第一沟渠介电层320、衬介电层316和沟渠312中的第一介电层308与第二介电层306的例壁。蚀刻终止层322会保护衬介电层316和由后续的蚀刻制程所造成的其他暴露的半导体表面314。可注意的是，蚀刻终止层322和第一沟渠介电层320实质上可由任何介电质材料所制成。在此实施例中，蚀刻终止层322和第一沟渠介电层320实质上可分别由氮化硅和氧化硅制成。
请参阅图3D所示，剖面324是绘示半导体结构，其中第二沟渠介电层326是沉积于蚀刻终止层322上并填满沟渠312的内部空间。第二沟渠介电层326的沉积可使用高密度电浆化学气相沉积法。再来，次制程参数的调整可平衡沉积和溅镀蚀刻的速率，以避免在第二沟渠介电层326中形成空洞。
请参阅图3E所示，剖面328是绘示半导体基材，其中已使用如反向图案ODR蚀刻和CMP等技术来平坦化第二沟渠介电层326。在图3F中，剖面330是绘示半导体结构，其中第二沟渠介电层326(如图3E所示)已经被向下蚀刻至蚀刻终止层322。第一沟渠介电层320填满蚀刻终止层322下方的沟渠312的其余深度。已使用特定去除第二沟渠介电层326的蚀刻气体。此蚀刻气体几乎不会蚀刻到蚀刻终止层322。此蚀刻制程是使用终点模式来控制，意指即时分析此蚀刻制程，且当第二沟渠介电层326被蚀刻掉而完全暴露出蚀刻终止层322时；便结束蚀刻。此制程控制模式比习知的简单的时间模式蚀刻较精确和重要且较快反应。因此，可良好地控制第一沟渠介电层320的深度，而且可在蚀刻制程中良好地保护半导体基材302的表面314而免于被破坏。
请参阅图3G所示，剖面332是绘示去除如图3F所示的第二介电层306、第一介电层308和蚀刻终止层322后的其余的半导体结构。第一沟渠介电层320仍余留在沟渠312中。
为了完整地形成动态随机存取记忆记忆胞的沟渠电容，参照图3H至图3L之一系列的半导体结构的剖面图来说明形成此沟渠电容的制程步骤。在图3H中，剖面334是绘示半导体结构，其中牺牲氧化层301是生成被余留在沟渠312中的第一沟渠介电层320所暴露的半导体基材302的表面上。此牺牲氧化层的成长会消除表面污染物和微小的缺陷，如晶体缺陷和植入损害。接着，去除掉牺牲氧化层301以提供新的表面来建构后续的关键结构。
请参阅图3I所示，剖面336是绘示半导体结构，其中形成有闸介电层303于已被第一介电层308(如图3B所示)所覆盖的半导体基材302的表面上，并亦形成在被残留在沟渠312中的第一沟渠介电层320所暴露出的半导体基材302的表面314上。
请参阅图3J所示，剖面338是绘示半导体结构，其中多晶硅层305是被沉积在闸极介电层303上。在图3K中，剖面340是绘示半导体结构，其中图案化多晶硅层305和闸极介电层303，以形成上电容电极307和金属氧化半导体闸极309和311。闸极介电层303亦形成电容介电层于上电容电极307的下方。下电容电极为半导体基材302。
请参阅图3L所示，剖面342是绘示半导体结构，其中功能性记忆胞的建构是来自如图3K所示的半导体结构。植入低掺杂的汲极313。侧壁间隙壁315是形成于上电容电极307和金属氧化半导体闸极309和311的侧面。植入源极/汲极317。形成金属硅化物于上电容电极307、及金属氧化半导体电晶体319和323的源极/汲极317的暴露出的硅部分上。金属氧化半导体电晶体319和电容321形成一单电晶体动态随机存取记忆记忆胞。
如上所述，在此提出的方法可在建构沟渠电容时，保护邻近于沟渠的半导体免于受损。再者，此方法可以良好地控制沟渠内其余的沟渠介电层的厚度。因此，可改善由此方法所建构的沟渠电容的漏电流。
请参阅图4所示，是绘示根据本发明的一实施例的制备为进一步建构沟渠电容的沟渠的流程图400。在步骤402中，图案化光阻层并蚀刻第一介电层和第二介电层，如图3A所示。在步骤404中，非等向性地蚀刻沟渠并形成衬介电层，如图3B所示。在步骤406中，以第一沟渠介电层部分地填充沟渠，并沉积蚀刻终止层，如图3C所示。在步骤408中，以第二沟渠介电层填满其余的沟渠，如图3D所示。在步骤410中，向下平坦化第二沟渠介电层至第二介电层，如图3E所示。在步骤412中，向下蚀刻第二沟渠介电层至沟渠中的蚀刻终止层，如图3F所示。在步骤414中，移除第二介电层、蚀刻终止层和第一介电层，如图3G所示。
请参阅图5所示，是是依照本发明的一实施例形成沟渠电容于沟渠上的流程图500。在步骤502中，形成牺牲氧化层于沟渠壁内，如图3H所示，接着蚀刻掉牺牲氧化层。在步骤504中，形成闸极介电层在沟渠壁内，如图3I所示。在步骤506中，沉积多晶硅层，如图3J所示。在步骤508中，定义电晶体闸极和电容的图案于多晶硅层中，如图3K所示。在步骤510中，完成具有金属硅化物的金属氧化半导体电晶体结构和电容，如图3L所示。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种形成沟渠电容的方法，其特征在于其至少包括形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于该此沟渠内，且该第一沟渠介电层的高度并未达到该沟渠的高度；于该第一沟渠介电层上并沿着该沟渠的内侧表面上形成一蚀刻终止层；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层和该蚀刻终止层，以暴露出该第一沟渠介电层；以及于该第一沟渠介电层上形成一导电层，以使该导电层、该第一沟渠介电层和该半导体基材作用为一沟渠电容。
2.根据权利要求1所述的形成沟渠电容的方法，其特征在于其中沉积该第一沟渠介电层和第二沟渠介电层的步骤是利用高密度电浆化学气相沉积法。
3.根据权利要求2所述的形成沟渠电容的方法，其特征在于其中该蚀刻终止层是实质由硅氮化物所制成。
4.根据权利要求3所述的形成沟渠电容的方法，其特征在于其中该去除的步骤包含先去除沉积于该沟渠外的该第二沟渠介电层。
5.根据权利要求4所述的形成沟渠电容的方法，其特征在于其中该先去除沉积于该沟渠外的该第二沟渠介电层的步骤是利用化学机械研磨技术。
6.根据权利要求4所述的形成沟渠电容的方法，其特征在于其中该去除的步骤至少包含去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层。
7.根据权利要求6所述的形成沟渠电容的方法，其特征在于其中该去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层的步骤至少包含完全去除该沟渠中的该蚀刻终止层。
8.根据权利要求7所述的形成沟渠电容的方法，其特征在于在形成该导电层之前，更至少包含形成一牺牲层于未被该沟渠中的该第一沟渠介电层所覆盖的该半导体基材上。
9.根据权利要求8所述的形成沟渠电容的方法，其特征在于其更至少包含去除该牺牲层。
10.一种沟渠电容形成方法，适用于一记忆胞，其特征在于其中该形成沟渠电容的方法至少包含形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于该半导体基材上并且覆盖该沟渠的一部分；形成一蚀刻终止层于该第一沟渠介电层上并沿着该沟渠的内表面；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层、该蚀刻终止层、以及设置在该沟渠外的该第一沟渠介电层；去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层；去除该蚀刻终止层，以暴露出在该沟渠中的该第一沟渠介电层；以及形成一导电层于在该沟渠中的残留的该第一沟渠介电层上，以使该导电层、该残留的该第一沟渠介电层、以及该半导体基材作用为一沟渠电容。
11.根据权利要求10所述的形成沟渠电容的方法，其特征在于其中该蚀刻终止层是实质由硅氮化物所制成。
12.根据权利要求11所述的形成沟渠电容的方法，其特征在于在形成该导电层之前，更至少包含形成一牺牲层于未被该沟渠中的该第一沟渠介电层所覆盖的该半导体基材上。
13.根据权利要求12所述的形成沟渠电容的方法，其特征在于其更至少包含去除该牺牲层。
14.一种形成沟渠电容的方法，适用于一动态随机存取记忆体，其特征在于其中该形成沟渠电容的方法至少包含形成一沟渠于一半导体基材上；沉积一第一沟渠介电层于半导体基材上且部分地覆盖该沟渠；形成一蚀刻终止层于该第一沟渠介电层上并沿着该沟渠的内表面；沉积一第二沟渠介电层于该蚀刻终止层上；去除该第二沟渠介电层、该蚀刻终止层、以及设置在该沟渠外的该第一沟渠介电层；去除残留在该沟渠中的该蚀刻终止层上的该第二沟渠介电层；去除该蚀刻终止层，以暴露出残留在该沟渠内的该第一沟渠介电层；形成一牺牲层于未被该第一沟渠介电层所覆盖的该半导体基材上；去除该牺牲层；形成一闸极介电层在半导体基材上；以及形成一导电层于在该沟渠中的残留的该第一沟渠介电层上，以使该导电层、该残留的该第一沟渠介电层和该半导体基材作用为一沟渠电容。
15.根据权利要求14所述的形成沟渠电容的方法，其特征在于其中该蚀刻终止层是实质由氮氧化物所制成。
全文摘要
本发明是有关于一种形成沟渠电容的方法，是以下列制造步骤来揭示。在一半导体基材上形成沟渠，沉积第一沟渠介电层于此沟渠内，且第一沟渠介电层的高度并未达到此沟渠的全部高度。于第一沟渠介电层上并沿着此沟渠的内侧表面形成蚀刻终止层(Etch Stop Layer)。沉积第二沟渠介电层于蚀刻终止层上。去除第二沟渠介电层和蚀刻终止层，以暴露出第一沟渠介电层。于第一沟渠介电层上形成导电层，以使导电层、第一沟渠介电层和半导体基材作用为沟渠电容。
文档编号H01L21/00GK1971846SQ20061008352
公开日2007年5月30日 申请日期2006年5月30日 优先权日2005年11月21日
发明者陈朝祺, 侯全评 申请人:台湾积体电路制造股份有限公司