场效应晶体管结构及其制作方法

专利名称：场效应晶体管结构及其制作方法
技术领域：
本发明涉及到晶体管器件，特别是涉及到有多个导通状态的场效应晶体管器件。
背景技术：
晶体管是数字和模拟电路的基本构件。在模拟电路中，晶体管常用作线性放大器，在这种放大器中，晶体管总是被偏置于其线性工作区的“通”态。另一方面，在数字电路中，晶体管最常用作通-断开关。然而，在某些应用中，所需的电路功能不能简单地归类为线性放大器或通-断开关。对于这样的应用，可在电路中将多个晶体管布置在一起来实现所需的功能。然而，利用大量晶体管的电路比用少量晶体管者要占用较大的芯片面积。而且，在集成电路或“芯片”上，含有多个晶体管的电路可被复制数千乃至百万次。要决定使用较大数量的晶体管来实现所需的电路功能，就必须权衡对整个芯片面积利用率的影响，因为这不得不减少芯片上其他电路所占用的面积。
Mandelman等在美国专利5,741,738号中描述了在浅沟槽隔离限定的半导体区中，制作的场效应晶体管(“FET”)的“角落”导电问题。在沿着浅沟槽隔离纵向边缘的器件“角落”处，未修正的FET在偏置于“关”态时，因角落处不希望有的低水平导通，而比一般的晶体管呈较高的漏电流。按照定义，沿晶体管器件纵向边缘的角落导电，与基本发生在栅介电层下的晶体管主表面平面方向的正常控制导电相比，是一种不可控制效应。此角落导电是无用的。现有技术的一个目标是修正或消除角落导电效应，因为它是不希望的、不可控制的寄生效应。

发明内容
按照本发明的一个方面，提供了一种场效应晶体管(“FET”)，该晶体管包含一半导体区，晶体管的沟道区、源区和漏区都制作在此半导体区中。栅极导体置于沟道区上，其中FET具有第一数值的第一阈值电压及高于第一数值的第二数值第二阈值电压。第一阈值电压和第二阈值电压是同时起作用的，FET可响应于栅极导体与源区之间的栅-源电压而在多个状态下工作，这些状态包括(a)当栅-源电压低于第一数值与第二数值时为基本不导通态，使得源区与漏区之间的源-漏电流具有可忽略的值；(b)当栅-源电压高于第一数值而低于第二数值时为第一导通态，此时的源-漏电流为第一工作值，约为可忽略值的十倍或更高；以及(c)当栅-源电压高于第一数值与第二数值时为第二导通态，此时的源-漏电流为第二工作值，约为第一工作值的十倍或更高。


图1-3说明了本发明实施方式的多导通态FET的结构及其制作方法。
图4为本发明实施方式的多导通态FET的工作曲线图。
图5-6说明了本发明另一种实施方式的多导通态FET的结构及其制作方法。
图7-9说明了本发明再一种实施方式的多导通态FET的结构及其制作方法。
具体实施例方式
按照本发明的一种实施方式，提供了一种新型的晶体管，它可用来实现前面所述需要多个晶体管完成的电路功能。此新的晶体管器件，具体地说是场效应晶体管(“FET”)器件，提供了至少三个分立的工作状态，而非常规晶体管的“开”和“关”两个状态。这三个分立态包括a)基本不导通态，此时FET流过很小的电流或无电流；b)“低导通”或“关”态，此时FET工作在栅-源电压超过第一阈值电压的状态下，使得FET导通，但电流减小；以及c)“高导通”态，此时FET工作在栅-源电压超过第二阈值电压及第一阈值电压的状态下，使得FET流过的电流比减小的电流大得多。同样，FET可按照与第三阈值电压、第四阈值电压等相关的栅偏压条件而有另外的分立工作状态。第一和第二阈值电压是同时起作用的，因为第一和第二阈值电压是由同时存在于晶体管不同部分的结构来决定的。于是，FET可在关、低导通和高导通态间切换而无需临时“被编程”或“被预编程”。
参见图1，现在将描述本发明的第一种优选实施方式。图1为说明本发明一种实施方式的FET 100器件结构的俯视图。如图1所示，FET 100被置于衬底，例如晶片的半导体区102中，半导体区102经隔离结构104如浅沟槽隔离(“STI”)来隔离。此FET可为n型场效应晶体管(“NFET”)，也可为p型效应晶体管(“PFET”)。源区106和漏区108被置于半导体区102中，占据半导体区102的一部分，彼此由栅极导体110隔开。在图1所示FET的有源区中，有由虚线112所描绘的两部分晶体管。有源区的这两部分在半导体区102的上表面(图2的140)处至少沿大致平面方向伸展。
这两部分按照不同的阈值电压来工作。第一部分114具有的结构使之在超过第一阈值电压时开启，而流过开启时的第一工作电流。第二部分116具有的结构使之在超过比第一阈值电压高的第二阈值电压时开启。第二部分116开启时也流过大于第一工作电流值的第二工作电流。第一和第二阈值电压值及在每个导通态流过的电流值由事先的设计来选择，并决定于晶体管的特殊结构。作为示例，第二阈值电压值约比第一阈值电压值高100-200mV。第二工作电流的量值比第一工作电流值大得多，例如，高1-2个量级。优选地，第二工作电流值与第一工作电流值之差没有像全“开”的晶体管电流与晶体管的亚阈值漏电流，亦即认为是“关”态者之差，例如，约1000倍那么高。
FET的第一与第二部分代表在FET宽度方向上的功能区分。在一种优选实施方式中，第一部分114中的沟道区宽度122约等于第二部分116中的沟道区宽度124。然而，在下面所述的其他实施方式中，宽度122与124之差是不同的。
现在转至图2，这是FET 100沿图1的2-2线的相应剖面图。如图2所示，半导体区102的范围为STI区104所限定。这里还示出栅极导体110叠置在半导体区102上，并由栅介电层与半导体区隔开。在图2所示的实施方式中，叠置在第一部分114和第二部分116上的栅介电层至少基本上是共平面的。栅介电层具有第一标称厚度的第一部分130及第二标称厚度的第二部分132，此第二标称厚度比第一标称厚度薄得多。在一特殊实例中，用作第二部分的薄栅介电层132的厚度约10，而用在第一部分的厚栅介电层的厚度约为15-50，约为第二部分栅介电层厚度的1.5-5倍。优选地，第二标称厚度约为第一标称厚度的1.5-5倍。每部分栅介电层的厚度优选地根据下述工艺在一种实施方式中，第一和第二部分的边界呈现一个厚度不同的台阶。栅介电层的第一部分130在晶体管的第一部分114上延伸，而栅介电层的第二部分132在晶体管的第二部分116上延伸。在半导体区102上表面140附近的掺杂浓度，优选地，在FET的第一部分114与第二部分116处是不同的。此掺杂浓度通常是由称为“阈值电压调整注入”的工艺来确定的。在这里，例如，是这样来进行这一工艺的，在进行较高剂量的注入时，用有图形的掩模，例如光致抗蚀剂层来保护晶体管接受较低剂量的部分。在此工艺后，在一个实例中，在接近第二部分上表面140处所得的掺杂浓度有高得多的值，例如，为第一部分上表面附近处掺杂浓度的1.5-100倍。在一特定实例中，第一部分114上表面140附近处的掺杂浓度值约为1×1017cm-3，而第二部分116上表面140附近处的掺杂浓度值约为7×1018cm-3。
由于这样的结构，FET 100的行为就像第一FET和第二FET各有其自己的栅极、漏极和源极而并联捆绑在一起工作，其中第一FET有较低的阈值电压和开态电流，而第二FET有较第一FET高的阈值电压和开态电流。具体说来，晶体管100的第一部分114具有较厚的栅介电层和较低的掺杂浓度，其工作方式类似于具有第一阈值电压的单独的晶体管，当晶体管的源与栅间的电压超过第一阈值电压时，晶体管的第一部分导通而在其第一部分中流过电流。另一方面，晶体管的第二部分116具有较薄的栅介电层和较高的掺杂浓度，其工作方式类似于具有第二阈值电压的单独的晶体管，第二阈值电压值高于第一阈值电压，当晶体管的源与栅间的电压超过第二阈值电压时，晶体管的第二部分导通且只在第二部分中流过电流。
相应于晶体管100第二部分的第二阈值电压值高于第一阈值电压，因为叠置在每个部分上的栅介电层厚度不同，以及在晶体管第一部分114与第二部分116中进行阈值电压调整注入所用的掺杂剂浓度不同。这就导致了一种发明者在现有技术的任何晶体管中所不知的结果，即，单个的场效应晶体管可有多个分立的阈值电压，使得FET能在多个分立的导通态下工作，而每个导通态有着预定的分立输出电流。因此，FET至少有三个分立的工作状态，包括基本不导通态、第一导通态及第二导通态。在第一导通态下，栅-源电压既不超过第一阈值电压也不超过第二阈值电压时，FET基本不导通。在此状态下，FET源与漏间的电流是可忽略的。这里所用的“可忽略的”电流是指对含FET的电路功能起作用的电流水平。在此状态下，在FET源与漏间虽可流过某种作为“漏电流”的电流，从用在电路中考虑，认为FET是“关”态。
在第一导通态下，栅-源电压超过第一阈值电压但不超过第二阈值电压。在此状态下，晶体管工作在“低导通”模式下，因为晶体管只有具有第一阈值电压的第一部分导通，而此时第二部分还没有导通。在此低导通模式下，由于只有FET的第一部分被偏置在其阈值电压以上，晶体管只流过少量的电流。不管FET的漏与源间被偏置在较低电压、中等电压或被偏置在饱和状态都是这样。对于直至饱和值的不同漏-源电压值，流过晶体管的电流范围都保持较低。典型地，此时的电流值约为“漏电流”的100倍以上，“漏电流”是晶体管在上述标称“关”态下流过的电流。
另一方面，第二导通态为“高”导通模式，在此模式下栅-源电压超过第一阈值电压也超过第二阈值电压。结果晶体管的第一部分和第二部分现在都导通，这样晶体管就完全导通了。在此高导通模式下，由于FET的第一部分和第二部分都被偏置在其各自的阈值电压以上，晶体管则流过较大的电流。因此，无论FET的漏与源间被偏置在较低的电压还是被偏置在饱和状态，FET总流过较大的电流。在此状态下，对于直至饱和值的不同漏-源电压值，电流的范围在较高数值之间，这些数值的范围比低导通模式下的电流值约高一个至几个数量级。
按照本发明的一种特殊实施方式，栅介电层的第一和第二部分130、132是通过在半导体区102上表面，亦即“主表面”140的半导体材料热氧化来制作的。热氧化是在半导体区102的主表面140曝露在含氧的环境中时，例如在含气态氧、氧离子、或氧的化合物如蒸汽或其他氧的化合物的气氛中，对衬底加热来进行的。当半导体区102基本上由半导体材料如硅构成时，所得的栅介电层材料变为氧化硅。较优选地，由此生成的硅氧化物的主要成分为二氧化硅，这是一种优质栅介电层材料，更优选地，其主要成分为高含量的二氧化硅，最优选的是由此工艺生成的氧化物基本全部为二氧化硅。在一种替代的实施方式中，通过类似的工艺进行热氮化来代替氧化，而在半导体区上生成作为栅介电层的薄层，该层优选地为基本上或高百分比的化学比氮化硅。
然而，为了在半导体区的各相应部分上生成不同厚度的栅介电层，必须采用特殊的工艺。在一种实施方式中，在半导体区102上如同上述形成热氧化物，但对FET第二部分116的上表面140进行掩蔽注入来对之注入氧化阻滞剂。在此优选实施方式中，半导体区基本上由硅构成，只在FET第二部分116的上表面140进行掩蔽注入来注入氮离子。此时，半导体区第一部分114的上表面140被掩蔽层，例如有图形的光致抗蚀剂层所掩蔽，使得第一部分114未接受注入。在离子注入后除去掩蔽层，再以上述方式进行热氧化。
在第二部分116中有氮存在时，第二部分上表面140处的半导体材料不如FET第一部分的半导体材料氧化得那样快。结果，在第一部分114上的第一部分氧化物栅介电层130的厚度变为大于在第二部分116上的那部分氧化物栅介电层132的厚度。
作为选择，可将掩蔽氧化工艺用于制作不同厚度的氧化物栅介电层130、132而无须注入氧化阻滞剂如氮。在这样的实施方式中，在第一次氧化的半导体区上表面140上再进行第二次氧化。作为示例，此工艺可由两种示例方法之一来实现。在第一实例中，半导体区第一部分114被适当的掩蔽层所掩蔽，并进行第一次氧化而在半导体区第一部分114上生成厚氧化物栅介电层130。然后，除去掩蔽层并进行第二次氧化而在半导体区第二部分116上生成较薄的氧化层132。在第二次氧化期间，由于此时第一部分114未受掩蔽层保护，第一部分116的某些部分或全部可被进一步氧化，使得第一部分上面的氧化物栅介电层130的厚度增加。作为选择，在第二示例中，不先施加掩蔽层而进行第一次氧化，在半导体区的第一部分114和第二部分116上一起生成薄氧化物栅介电层132。然后施加掩蔽层盖住半导体区的第二部分116，再进行第二次氧化而在半导体区的第一部分114上生成较厚的氧化物栅介电层130。最后，除去掩蔽层。也可使用这些掩蔽氧化工艺的各种排列组合来制作这两部分氧化物栅介电层130、132。
还有一种可供选择的工艺，使用掩蔽热氮化而非热氧化来生成不同厚度的两部分氮化物栅介电层130、132。当半导体区102基本上由硅构成时，所得的栅介电层基本上为氮化硅。这种可供选择的工艺与任何上述掩蔽热氧化工艺的方式相似，除了在此工艺中的热氮化期间对半导体区102的上表面140供给气态氮、氮原子或含氮分子以外。
图3说明的是按照上述实施方式的一种变通的晶体管200，其中栅介电层是淀积的而非对半导体区表面处的材料热处理而成。在图3所示的变通中，通过淀积工艺在不同的部分实现不同厚度的栅介电层。即，淀积的第一部分栅介电层142具有第一厚度，第二部分淀积的栅介电层144具有第二厚度，而第二厚度远薄于第一厚度。由于淀积栅介电层，所用材料的选择因而远多于上述热处理工艺。于是，栅介电层可包括除半导体材料外的氧化物或氮化物。例如，栅介电层可包括任何一种或多种高介电常数的许多熟知的介电材料，亦即，介电常数高于二氧化硅的材料。这样的材料的实例包括，但不限于，氧化铪、硅酸铪、氧化锆、钙钛矿材料、铁电介电材料、沸石、锆钛酸铅或“PZT”、以及所有其他熟知的高介电常数材料。
当然，栅介电层不一定包含高介电常数材料，也可包含淀积的半导体氧化物或氮化物。在另一种选择中，栅介电层可包含硅氧化物与氮氧化物二者，也可具有一种结构如依次为氧化硅、氮化硅和氧化硅的层状结构的“O-N-O”结构。
在图3所示的变通中还表示出，晶体管200的有源半导体区是由含有介电埋层212的衬底210的“绝缘体上的半导体”(“SOI”)层202来提供的，介电埋层212使SOI层与衬底210的本体区214隔离。在一具体实施方式
中，此SOI层与此本体区基本上由硅构成，而介电埋层基本上由硅的氧化物构成，优选地至少主要为二氧化硅。
图4为与图1和2或图3相关的上述实施方式FET的工作实例曲线。具体地，图4画出了FET的电流-电压特性曲线。电流按对数坐标绘制，栅-源电压(|Vgs|)按线性坐标绘制。为易于参照，Vgs是按其量值来画的，因为这些曲线代表FET的工作状况而不论其为NFET或PFET。在图4中有三条曲线。第一条曲线150代表晶体管第一部分的电流-电压特性，这部分晶体管具有较厚的栅介电层和较低的掺杂浓度。第二条曲线152代表晶体管第二部分的电流-电压特性，这部分晶体管具有较薄的栅介电层和较高的掺杂浓度。第三条曲线154代表整个晶体管的电流-电压特性，这是晶体管的第一和第二部分组合起来的电流-电压特性之和。
FET的第一阈值电压出现在约0.2V处，栅-源电压值(|Vgs|)超过该值时，晶体管的第一部分导通，但流过的电流较小。在此偏置条件下，晶体管的第二部分仍保持关断。在此条件下，FET流过的电流约为10微安(μA)。这种工作条件持续至|Vgs|超过第二阈值电压为止，第二阈值电压至少为0.4-0.5V。当超过第二阈值电压时，晶体管的第二部分导通，流过的电流远大于流过第一部分的电流。于是，当|Vgs|超过第二阈值电压时，流过晶体管第二部分的电流是主要的，约为晶体管第一部分流过电流的十倍或更高。
图5和6说明了上述实施方式的一种变通。在图1-2或3中所示的实施方式中，晶体管的第一和第二部分约各占晶体管沟道宽度的一半。但并不要求每一部分占同样的宽度。为了达到FET在低和高导通态工作时的工作电流，可将沟道区第一部分或第二部分的宽度做成大于另一部分。参见图5的俯视图，在一个实例中，可选择第一部分的面积约为半导体区主表面总面积的10-80％，主表面是设置栅介电层的基本为平面的上表面。在所示的特定实例中，晶体管的第一部分316约占沟道宽度的30％，而第二部分314约占沟道宽度的70％。如沿图5的6-6线剖开的图6相应剖面图所示，栅介电层的较厚部分332只约占晶体管沟道宽度的30％，而栅介电层的较薄部分330约占晶体管沟道宽度的70％。与上述图1-3相关的实施方式相同，第一和第二部分每个的掺杂浓度相应地也不同。
图7为说明上述变通实施方式的俯视图，其中场效应晶体管400的半导体区包含三部分414、416和418，与上述相同，其相应掺杂浓度也不同。如沿图7的8-8线剖开的图8相应剖面图所示，晶体管的三个部分都有其相应的栅介电层部分430、432和434，每部分栅介电层都有不同的厚度。在图8说明的实例中，栅介电层是通过与图2类似的方式由氧化和/或氮化热处理工艺来制作的，使半导体区402上表面440处的材料消耗掉一些。作为选择，如图9所示，栅介电层的每个部分450、452和454都可用参照上述图3的类似方式来淀积成不同的厚度。
再参见图7，晶体管的每一部分414、416和418在不同的阈值电压下导通，使得晶体管400具有最低、中等和最高阈值电压。晶体管400有三个分立的导通状态，取决于所施加的栅-源电压是只超过晶体管的最低阈值电压，还是超过中等阈值电压，或是超过最高阈值电压。在每种情形下，导通态都是独立的，且阈值电压标志着分立的工作边界，在栅-源电压|Vgs|是超过最低、中等和最高阈值电压时，流过晶体管的电流大小都很不同。注意，晶体管除了这些导通态外还有一“关”态，这是当施加的栅-源电压不超过晶体管的任何阈值电压时的状态。按照这里所述原理加以扩充，在另一种实施方式中可将晶体管制作成有更多的分立部分，例如五部分，晶体管具有相应数目的不同厚度的栅介电层，每个部分相应地有不同的掺杂浓度，而使晶体管工作在相应数目的分立导通态下。
虽然已根据某些优选实施方式对本发明进行了描述，技术熟练人员将会了解，可对之做出许多修改和增强，而不背离仅由下面所附权利要求限定的本发明的范围与精神。
权利要求
1.一种场效应晶体管(“FET”)包括含有沟道区、源区和漏区的半导体区；及在所述沟道区上的栅极导体，其中所述FET具有第一量值的第一阈值电压和高于所述第一量值的第二量值的第二阈值电压，所述第一阈值电压和第二阈值电压同时起作用，所述FET可响应于所述栅极导体与所述源区之间的栅-源电压而在多个状态下工作，这些状态至少包括a)基本不导通态，这是在所述栅-源电压低于所述第一量值和第二量值时的状态，使得在所述源区与漏区之间的源-漏电流具有可忽略的值；b)第一导通态，这是在所述栅-源电压值高于所述第一量值而低于所述第二量值时的状态，其中，所述源-漏电流具有第一工作电流值，此电流值约比所述可忽略值高十倍或更高；以及c)第二导通态，这是在所述栅-源电压值高于第一量值及所述第二量值时的状态，其中，所述源-漏电流具有第二工作电流值，此电流值约比所述第一工作电流值高十倍或更高。
2.一种集成电路，包括权利要求1所述的FET。
3.根据权利要求1所述的FET，其中所述半导体区设在绝缘体上的半导体(“SOI”)衬底上的绝缘体上的半导体(“SOI”)层中，所述SOI层由所述SOI衬底的绝缘埋层与所述SOI衬底隔开。
4.根据权利要求1所述的FET，还包括在所述沟道区与所述栅极导体间的栅介电层，所述栅介电层包括第一厚度的第一部分和第二厚度的第二部分，第二厚度基本上比第一厚度薄，其中所述第一厚度至少部分地决定所述第一阈值电压，而所述第二厚度至少部分地决定了所述第二阈值电压。
5.根据权利要求1所述的FET，其中所述第二厚度约比所述第一厚度厚1.5至5倍。
6.根据权利要求4所述的FET，其中所述沟道区包括第一掺杂浓度的第一部分和第二掺杂浓度的第二部分，第二掺杂浓度基本上不同于所述第一掺杂浓度，所述第一掺杂浓度至少部分地决定所述第一阈值电压，而所述第二掺杂浓度至少部分地决定所述第二阈值电压。
7.根据权利要求6所述的FET，其中所述第二掺杂浓度约比所述第一掺杂浓度高1.5倍。
8.根据权利要求7所述的FET，其中所述沟道区包括第一掺杂浓度的第一部分和第二掺杂浓度的第二部分，第二掺杂浓度基本上不同于所述第一掺杂浓度，其中所述栅介电层的第一部分至少部分地与所述沟道区的第一部分对准，所述栅介电层的第二部分至少部分地与所述沟道区的第二部分对准，所述第一掺杂浓度至少部分地决定所述第一阈值电压，所述第二掺杂浓度至少部分地决定所述第二阈值电压。
9.一种场效应晶体管(“FET”)，包括含有沟道区、源区和漏区的半导体区，所述源区具有通过所述沟道区至所述漏区的导电通道，所述沟道区有包括第一部分和第二部分的主表面，所述第一和第二部分各占所述主表面总面积的相当部分；栅介电层，在所述主表面第一部分上有第一部分栅介电层，在所述主表面第二部分上有第二部分栅介电层，所述栅介电层的第一部分具有第一厚度，所述栅介电层的第二部分具有第二厚度，第二厚度基本上比所述第一厚度薄；以及在所述栅介电层的第一和第二部分上的栅极导体。
10.根据权利要求9所述的FET，其中所述栅介电层的第二部分在厚度上与所述栅介电层的第一部分有一台阶差。
11.根据权利要求10所述的FET，其中所述半导体区设在绝缘体上的半导体(“SOI”)衬底上的绝缘体上的半导体(“SOI”)层中，该SOI衬底在所述SOI层下面有绝缘埋层和本体半导体区。
12.根据权利要求9所述的FET，其中所述栅介电层基本上由介电常数κ大于二氧化硅的材料构成。
13.根据权利要求12所述的FET，其中所述栅介电层基本上选自至少下列材料之一氧化铪、硅酸铪、氧化锆、钙钛矿材料、铁电介电材料、沸石、及锆钛酸铅。
14.一种场效应晶体管(“FET”)的制作方法，包括提供半导体区，该半导体区包括在主表面上的沟道区，所述沟道区包括第一部分和第二部分，所述第一和第二部分各占所述主表面总面积的相当部分；制作栅介电层，在所述主表面第一部分上具有第一部分，在所述主表面第二部分上具有第二部分，所述栅介电层的第一部分具有第一厚度，所述栅介电层的第二部分具有第二厚度，而第二厚度基本上比所述第一厚度薄；在所述栅介电层的第一和第二部分上及所述主表面的第一和第二部分上，制作栅极导体；以及在所述半导体区中制作漏区和源区，所述源区具有通过沟道区至所述漏区的导电通道。
15.根据权利要求14所述的FET制作方法，其中所述FET可响应于所述栅极导体与所述源区之间施加的栅压来决定其是否至少工作在以下状态下a)当所述栅压值低于所述FET的第一阈值电压时的基本不导通态，使得流过所述源区与漏区之间的源-漏电流具有可忽略的值；b)当所述栅压值高于所述FET的第一阈值电压但低于第二阈值电压时的第一导通态，使得所述源-漏电流具有大的工作电流值；以及c)当所述栅压值高于所述FET的第二阈值电压时的第三导通态，使得所述源-漏电流值至少约比所述大的工作电流值高10倍。
16.根据权利要求15所述的方法，其中所述半导体区包括硅，制作所述栅介电层第一和第二部分的步骤包括，对所述主表面第二部分注入氧化阻滞剂，并在所述半导体区中进行硅热氧化来制作栅介电层。
17.根据权利要求16所述的方法，其中所述制作所述栅介电层的步骤包括，至少对所述主表面的第一部分或第二部分之一进行掩蔽，并至少在所述主表面上制作所述栅介电层的第一部分或第二部分之一，接着再制作所述栅介电层的第一部分或第二部分中的另一个。
18.根据权利要求17所述的方法，其中所述至少制作所述栅介电层第一部分或第二部分之一的步骤包括通过热氧化来制作所述半导体区所含半导体材料的氧化物。
19.根据权利要求18所述的方法，其中所述至少制作所述栅介电层第一部分或第二部分之一的步骤包括通过热氮化来制作所述半导体区所含半导体材料的氮化物。
20.根据权利要求17所述的方法，其中所述至少制作所述第一部分或第二部分之一的步骤包括淀积所述栅介电层。
全文摘要
提供了一种场效应晶体管(“FET”)，该晶体管具有包含沟道区、源区和漏区的半导体区，且在沟道区上有栅极导体。这样的FET具有第一量值的第一阈值电压及第二量值的第二阈值电压，而第二量值高于第一量值，两个阈值电压同时起作用。此FET可响应于栅极导体与源区之间的栅－源电压而在多个状态下工作，这些状态至少包括a)当栅－源电压值低于第一量值及第二量值时的基本不导通态，源－漏电流则至多为可忽略值；b)当栅－源电压值高于第一量值但低于第二量值时的第一导通态，源－漏电流则为第一工作值，约比可忽略值高十倍或更高；以及c)当栅－源电压值高于第一量值及第二量值时的第二导通态，源－漏电流为第二工作值，约比第一工作值高十倍或更高。
文档编号H01L29/423GK1877859SQ20061008773
公开日2006年12月13日 申请日期2006年5月31日 优先权日2005年6月7日
发明者杜雷塞蒂·奇达姆巴拉奥, 戴维·M·昂松戈, 戴维·R·汉森 申请人:国际商业机器公司