专利名称：集成电路装置及电子设备的制作方法
技术领域：
本发明涉及集成电路装置及电子设备。
背景技术：
近年来，随着电子设备的普及，对于安装在电子设备中的显示面板的高析像度化的要求增强。伴随这种状况，要求驱动显示面板的驱动电路具有高功能。但是，在具有高功能的驱动电路上需要多种电路，为与显示面板的高析像度化呼应，其电路规模及电路的复杂程度均有增大的趋势。因此，很难在维持高功能、或安装更高功能的同时，缩小驱动电路的芯片面积，从而妨碍了制造成本的降低。
此外，对于微型电子设备，也要求安装高析像度化的显示面板，并使其驱动电路具有高功能。但是，受微型电子设备的空间的限制，无法过大地增大电路规模。因此，很难兼具芯片面积的缩小和高功能的安装，难以降低制造成本或安装更高的功能。
特开2001-222276号公报中披露了一种内置RAM的液晶显示驱动器，然而，却丝毫没有提及液晶显示驱动器的微型化。
发明内容
本发明克服了上述技术问题，目的在于提供一种，可以灵活地进行电路的配置，并能够实现效率良好的布局的集成电路装置以及包含该集成电路装置的电子设备。
本发明涉及一种集成电路装置，该集成电路装置包括用于存储在显示面板上进行显示的至少一部分数据的显示存储器，该显示面板包含多条扫描线和多条数据线，所述显示存储器包括多条字线；多条位线；多个存储器单元，其中，在形成有所述多条位线的金属布线层上，形成有用于向所述多个存储器单元供给第一电源电压的多条第一电源供给布线，在形成有所述多条字线的金属布线层上，形成用于向所述多个存储器单元供给电压高于第一电源电压的第二电源电压的第二电源供给布线，在所述多条字线的上层形成所述多条位线，在所述多条位线的上层形成多条位线保护用布线，所述多条位线的每一条和所述多条位线保护用布线的每一条包括在俯视图上相互重叠的区域，在所述多条位线保护用布线的上层形成第三电源供给布线，该第三电源供给布线用于向设置于所述集成电路装置的电路中的所述显示存储器之外的电路供给电压高于所述第二电源电压的第三电源电压。
根据本发明，可以在多条位线的上层设置多条位线保护用布线。由此，即使向形成于位线保护用布线的上层的第三电源供给布线供给第三电源电压，位线保护用布线可以对于第三电源供给布线发挥屏蔽效果，从而正常地从存储器单元中读出数据。此外，可以使用第三电源供给布线向显示存储器之外的电路供给第三电源电压，从而可以在集成电路装置中效率良好地布局各种电路，实现芯片面积的缩小化。
此外，在本发明中，所述多个存储器单元的各个存储器单元具有短边和长边，在所述多个存储器单元的各个存储器单元中，所述多条位线可以沿着第一方向形成，所述多条字线可以沿着第二方向形成，所述第一方向是在所述多个存储器单元的所述长边上延伸的方向，所述第二方向是在所述多个存储器单元的所述短边上延伸的方向。
根据本发明，即使是在位线长于字线的存储器单元中，也可以设置位线保护用布线。由此，可以利用位线保护用布线缓和来自第三电源供给布线的影响，因此，可以在位线长的存储器单元中实现正常的数据读出。
此外，在本发明中，可以在形成所述多条第一电源供给布线的区域的上层设置有未形成所述多条位线保护用布线的保护用布线非形成区域。
根据本发明，可以在第一电源供给布线的上层设置保护用布线非形成区域。由此，可以放出由于后续工序的热处理等而从位线保护用布线的下层产生的气体，从而防止后续工序的热处理等导致的元件的破裂、破坏等。此外，保护用布线非形成区域设置在形成第一电源供给布线的区域的上层，因此，可以在防止来自第三电源供给布线的影响的同时，放出从位线保护用布线的下层产生的气体。
此外，在本发明中，所述保护用布线非形成区域可以沿所述第一方向延伸形成。
由此，可以充分地放出由于后续工序的热处理等而从位线保护用布线的下层产生的气体，实现提高集成电路装置的成品率的效果。
此外，在本发明中，所述多条第一电源供给布线的每一条沿所述第一方向延伸形成，在所述多个存储器单元的各个存储器单元中，由所述多条位线中的两条位线构成的位线对可以以被所述多条第一电源供给布线的两条第一电源供给布线夹着的状态进行配置。
这样，可以防止来自邻接的其他存储器单元的位线的影响，稳定地进行数据读出。
此外，在本发明中，所述多条位线保护用布线沿所述第一方向延伸形成，在所述多个存储器单元的各个存储器单元中，所述多条位线保护用布线中的一条在所述第二方向上的两端部包含在俯视图上与所述两条的第一电源供给线相互重叠的区域。
由此，可以将位线保护用布线介于第三电源供给布线、和形成有多条位线的布线层中的第一电源供给布线之外的区域之间，从而进一步防止受到来自第三电源供给布线的影响。
此外，在本发明中，所述多条位线保护用布线的各条可以沿所述第一方向延伸形成。
由此，可以利用多条位线保护用布线大覆盖形成有多条位线的区域的大部分。
此外，在本发明中，所述多条位线保护用布线的各条可以沿所述第二方向延伸形成。
由此，可以利用多条位线保护用布线覆盖形成有多条位线的区域的大部分。
此外，在本发明中，所述保护用布线非形成区域可以沿所述第二方向延伸形成。
由此，可以充分地放出由于后续工序的热处理等而从位线保护用布线的下层产生的气体，实现提高集成电路装置的成品率的效果。
此外，在本发明中，可以向所述多条位线保护用布线供给所述第一电源电压。
由此，即使向第三电源供给布线供给第三电源电压，也可以防止对位线产生影响，从而正常地从存储器单元中读出数据。
此外，在本发明中，所述多条位线保护用布线可以与所述第一电源供给布线电连接。
由此，可以将位线保护用布线作为第一电源供给布线使用，从而向各存储器单元供给更稳定的第一电源电压。即、可以实现存储器单元的动作稳定化。
此外，本发明涉及包括上述任何一个集成电路装置和显示面板的电子设备。
此外，在本发明中，所述集成电路装置可以安装于形成有所述显示面板的基板上。
此外，在本发明中，所述集成电路装置安装于形成有所述显示面板的基板上，以使所述集成电路装置的所述多条字线平行于在所述显示面板上设置的所述多条数据线的延伸方向。
根据本发明，可以沿着与多条数据线的延伸方向交叉的方向形成多条位线。由此，可以沿着与多条数据线的延伸方向交叉的方向延伸形成多条位线保护用布线。此外，可以沿多条数据线延伸的方向延伸形成多条位线保护用布线。
图1(A)及图1(B)是根据本实施例的集成电路装置的示意图。
图2(A)是本实施例涉及的比较例的局部示意图，图2(B)是根据本实施例的集成电路装置的局部示意图。
图3(A)及图3(B)是根据本实施例的集成电路装置的构成例的示意图。
图4是根据本实施例的显示存储器的构成例。
图5是根据本实施例的集成电路装置的剖视图。
图6(A)及图6(B)是数据线驱动器的构成例的示意图。
图7是根据本实施例的数据线驱动单元的构成例。
图8是本实施例涉及的比较例的示意图。
图9(A)～图9(D)是用于说明本实施例的RAM块的效果的示意图。
图10是表示根据本实施例的RAM块的各个RAM块相互关系的示意图。
图11(A)及图11(B)是用于说明RAM块的数据读出的示意图。
图12是用于说明本实施例所涉及的分割数据线驱动器的数据锁存器的示意图。
图13是表示根据本实施例的数据线驱动单元和读出放大器间关系的示意图。
图14是根据本实施例的分割数据线驱动器的其它构成例。
图15(A)及图15(B)是用于说明存储在RAM块中的数据的排列的示意图。
图16是根据本实施例的分割数据线驱动器的其它构成例。
图17(A)和图17(B)是本实施例涉及的存储器单元的结构示意图。
图18(A)和图18(B)是数据检测的说明图。
图19是本实施例涉及的存储器单元的屏蔽布线示意图。
图20是本实施例涉及的存储器单元的其他屏蔽布线示意图。
图21是本实施例涉及的存储器单元的其他屏蔽布线示意图。
图22示出本实施例涉及的多个存储器单元和屏蔽布线的示意图。
图23是本实施例涉及的RAM块内的屏蔽布线示意图。
图24示出本实施例涉及的存储器单元的屏蔽布线的变形例。
图25(A)是表示本实施例涉及的读出放大器和存储器单元的关系的示意图，图25(B)是本实施例涉及的选择型读出放大器SSA的示意图。
图26是本实施例涉及的分割数据线驱动器和选择型读出放大器的示意图。
图27是本实施例涉及的存储器单元的排列示例。
图28(A)和图28(B)是表示本实施例涉及的集成电路装置的动作的时序图。
图29是本实施例涉及的RAM块中存储的数据的其他的排列示例。
图30(A)和图30(B)是表示本实施例涉及的集成电路装置的其他动作的时序图。
图31是本实施例涉及的RAM块中存储的数据的其他的排列示例。
图32是本实施例的RAM块的构成示例。
图33(A)和图33(B)是本实施例涉及的字线控制电路的说明图。
图34是本实施例的RAM块的其他构成示例。
图35是本实施例涉及的变形例的示意图。
图36是用于说明本实施例涉及的变形例的动作的时序图。
图37示出本实施例涉及的变形例的RAM块中存储的数据的排列示例。
具体实施例方式
下面，参照附图对本发明的一个实施例进行说明。在下面说明的实施例不是对于记载在权利要求中的内容的不当限定。此外，下面说明的所有构成并不都是本发明的必要构成要件。并且，下面的图中的相同符号表示相同的意思。
1.显示驱动器图1(A)示出了安装有显示驱动器20(广义上为集成电路装置)的显示面板10。在本实施例中，可以将显示驱动器20或安装有显示驱动器20的显示面板10搭载在小型电子设备(未图示)中。小型电子设备例如有手机、PDA(个人数字助理)、以及具有显示面板的数字音乐播放器等。显示面板10例如在玻璃基板上形成多个显示像素。对应于该显示像素，在显示面板10上形成在Y方向上延伸的多条数据线(未图示)以及在X方向上延伸的扫描线(未图示)。形成在本实施例的显示面板10上的显示像素是液晶元件，但并不限定于此，也可以是EL(Electro-Luminescence电致光)元件等发光元件。另外，显示像素可以是伴随晶体管等的有源型，也可以是不伴随晶体管等的无源型。例如，在显示区域12中适用有源型的情况下，液晶像素可以是非晶硅TFT，也可以是低温多晶硅TFT。
显示面板10具有显示区域12，该显示区域12例如在X方向上具有PX个像素、在Y方向上具有PY个像素。例如，在显示面板10对应于QVGA显示的情况下，成为PX＝240、PY＝320，显示区域12由240×320像素表示。并且，显示面板10的X方向的像素数PX，在黑白显示的情况下与数据线的条数重合。在此，彩色显示的情况下，R用子像素、G用子像素、B用子像素共三个子像素合起来构成一个像素。从而，在彩色显示的情况下，数据线的条数成为(3×PX)条。因此，在彩色显示的情况下，“对应于数据线的像素数”指的是“X方向的子像素数”。各个子像素根据灰阶来确定其位数，例如在将3个子像素的灰阶值分别作为G位时，一个像素的灰阶值＝3G。在各个子像素表现出64灰阶(6位)的情况下，一个像素的数据量成为6×3＝18位。
并且，像素数PX和PY，例如可以是PX＞PY，也可以是PX＜PY，也可以是PX＝PY。
显示驱动器20的尺寸被设定为，X方向的长度为CX，Y方向的长度为CY。并且，长度为CX的显示驱动器20的长边IL与显示区域12的显示驱动器20侧的一边PL1平行。即，显示驱动器20以其长边IL与显示区域12的一边PL1平行的方式被安装在显示面板10中。
图1(B)是示出显示驱动器20的尺寸的图。长度为CY的显示驱动器20的短边IS和显示驱动器20的长边IL的比例如被设定为1∶10。即，在显示驱动器20中，其短边IS相对于其长边IL被设定为非常短。通过这样形成为细长的形状，可以将显示驱动器20的Y方向的芯片尺寸缩小至极限。
而且，上述的比1∶10是一个例子，并不限定于此。例如也可以是1∶11，也可以是1∶9。
并且，在图1(A)中示出了显示区域12的X方向的长度LX和Y方向的长度LY，但显示区域12的纵横尺寸比并不限定于图1(A)。在显示区域12中，例如长度LY也可以被设定为比长度LX短。
此外，根据图1(A)，显示区域12的X方向的长度LX与显示驱动器20的X方向的长度CX相同。并不特别限定于图1(A)，但优选如上所述地设定为长度LX与长度CX相同。作为其原因，示出了图2(A)。
在图2(A)中示出的显示驱动器22，X方向的长度被设定为CX2。由于该长度CX2比显示区域12的一边PL1的长度LX短，因而如图2(A)所示，不能将连接显示驱动器22和显示区域12的多条布线在Y方向上平行设置。因此，必须有裕度地设置显示驱动器22和显示区域12之间的距离DY2。这使显示面板10的玻璃基板的尺寸浪费，从而妨碍成本的降低。并且，在更小型的电子设备中搭载显示面板10的情况下，显示区域12之外的部分变大，也妨碍电子设备的小型化。
与此相对，如图2(B)所示，本实施例的显示驱动器20，由于以其长边IL的长度CX与显示区域12的一边PL1的长度LX重合的方式形成，因而可以将显示驱动器20和显示区域12之间的多条布线在Y方向上平行设置。由此，可以使显示驱动器20和显示区域12之间的距离DY比图2(A)的情况短。并且，由于显示驱动器20的Y方向的长度IS短，因而显示面板10的玻璃基板的Y方向的尺寸变小，有利于电子设备的小型化。
而且，在本实施例中，以显示驱动器20的长边IL的长度CX与显示区域12的一边PL1的长度LX重合的方式形成，但并不限定于此。
如上所述，通过将显示驱动器20的长边IL与显示区域12的一边PL1的长度LX相匹配，并使短边IS变短，在可以缩小芯片尺寸的同时，也可以缩短距离DY。因此，可以降低显示驱动器20的制造成本以及显示面板10的制造成本。
图3(A)和图3(B)是示出本实施例的显示驱动器20的布局构成例的图。如图3(A)所示，在显示驱动器20中，沿着X方向配置有数据线驱动器100(广义上为数据线驱动块)；RAM 200(广义上为集成电路装置或RAM块)；扫描线驱动器300；G/A电路400(门阵列电路，广义上为自动布线电路)；灰阶电压生成电路500；以及电源电路600。这些电路以纳入在显示驱动器20的块宽度ICY中的方式配置。并且，以隔着这些电路的方式在显示驱动器20中设置输出PAD 700和输入输出PAD 800。输出PAD 700和输入输出PAD 800沿着X方向形成，输出PAD 700设置在显示区域12侧。并且，在输入输出PAD 800中，例如连接有用于提供来自主机(例如MPU、BBE(Base-Band-Engine基带引擎)、MGE、CPU等)的控制信息的信号线或电源供给线等。
并且，显示面板10的多个数据线被分割成多个块(例如四个)，一个数据线驱动器100驱动相当于一个块的数据线。
通过如上所述地设置块宽度ICY、并以纳入在其中的方式配置各个电路，可以灵活地应对用户的需要。具体地说，如果成为驱动对象的显示面板10的X方向的像素数PX改变，则由于驱动像素的数据线的数量也改变，因而必须与此相匹配地设计数据线驱动器100和RAM 200。此外，在低温多晶硅(LTPS)TFT面板用显示驱动器中，由于可以将扫描线驱动器300形成在玻璃基板上，因而也有将扫描线驱动器300不内置于显示驱动器20中的情况。
在本实施例中，通过只改变数据线驱动器100和RAM 200，或只拆卸扫描线驱动器300，就可以设计显示驱动器20。因此，由于可以有效利用原有的布局，并可以节省从开始重新设计的工夫，因而可以降低设计成本。
此外，在图3(A)中，以两个RAM 200相邻接的方式配置。由此，可以共用在RAM 200中使用的一部分电路，可以缩小RAM200的面积。对于详细的作用效果，在后面描述。此外，在本实施例中，并不限定于图3(A)的显示驱动器20。例如，如图3(B)所示的显示驱动器24那样，也可以以数据线驱动器100和RAM 200邻接、而两个RAM 200不邻接的方式配置。
此外，在图3(A)和图3(B)中，作为一例，分别设置有四个数据线驱动器100和RAM 200。通过在显示驱动器20中设置四个数据线驱动器100和4个RAM 200(4BANK)，可以将在一水平扫描期间(例如称为1H期间)被驱动的数据线的数量分割为四份。例如，在像素数PX为240的情况下，如果考虑到R用子像素、G用子像素、B用子像素，就必须在1H期间驱动例如720条数据线。在本实施例中，各个数据线驱动器100只要驱动该数的四分之一即180条数据线就可以。也可以通过增加BANK数来减少各个数据线驱动器100驱动的数据线的条数。将BANK数定义为设置在显示驱动器20内的RAM 200的数量。此外，将各个RAM 200加起来的总存储区域定义为显示存储器的存储区域，显示存储器至少可以储存用于显示相当于显示面板10的一个画面的图像的数据。
图4是安装有显示驱动器20的显示面板10的局部放大图。显示区域12通过多条布线DQL而与显示驱动器20的输出PAD 700相连。该布线既可以是设于玻璃基板上的布线，也可以是形成于挠性基板等上、连接输出PAD 700与显示区域12的布线。
RAM 200在Y方向上的长度被设定为RY。在本实施例中，虽然该长度RY被设定为与图3(A)的块宽度ICY相同，但也不限定于此。例如，也可以将长度RY设定为小于等于块宽度ICY。
在长度设为RY的RAM 200上设有多条字线WL、和控制多条字线WL的字线控制电路240。此外，RAM 200上还设有多条位线BL、多个存储器单元MC、以及控制它们的控制电路(未图示)。将RAM 200的位线BL设置为在X方向上平行。即，将位线BL设计为与显示驱动器20的一边IL平行。显示驱动器20的一边IL既与显示区域12的一边PL1平行，也与显示区域12内的多条扫描线平行。而且，还将RAM 200的字线WL设置为在方向Y上平行。即，设计字线WL与多条布线DQL平行。
RAM 200的存储器单元MC由字线WL控制读出，其被读出的数据将提供给数据线驱动器100。即，一旦选择字线WL，存储在沿Y方向排列的多个存储器单元MC中的数据就被提供给数据线驱动器100。
图5是表示图3(A)的A-A剖面的剖视图。A-A剖面是排列有RAM 200的存储器单元MC的区域的剖面。RAM 200的形成区上设有例如5层金属布线层。在图5中，例如示出了第一金属布线层ALA、其上层的第二金属布线层ALB、以及更上层的第三金属布线层ALC、第四金属布线层ALD、和第五金属布线层ALE。在第五金属布线层ALE上，例如形成有灰阶电压用布线292，该布线292自灰阶电压发生电路500提供灰阶电压。此外，在第五金属布线层ALE上还形成有电源用布线294，该布线294用于提供自电源电路600提供的电压、和从外部经由输入输出PAD 800提供的电压等。本实施例的RAM 200例如不使用第五金属布线层ALE就能形成。因此，如前述，第五金属布线层ALE上可以形成各种各样的布线。
而且，在第四金属布线层ALD上形成有屏蔽层290。由此，即使在RAM 200的存储器单元MC上层的第五金属布线层ALE上形成各种布线，也能减轻对RAM 200的存储器单元MC的影响。此外，在形成有字线控制电路240等RAM 200的控制电路的区域上的第四金属布线层ALD上，也可以形成用于控制这些电路的信号布线。
例如，在第三金属布线层ALC上形成的布线296被用作位线BL和电压VSS用布线。在第二金属布线层ALB上形成的布线298例如可被用作字线WL和电压VDD用布线。而在第一金属布线层ALA上形成的布线299可用于与形成在RAM 200的半导体层上的各节点间的连接。
此外，也可以改变上述结构，在第三金属布线层ALC上形成字线用的布线，而在第二金属布线层ALB上形成位线用的布线。
综上所述，由于可在RAM 200的第五金属布线层ALE上形成各种布线，所以如图3(A)和图3(B)所示，可以沿X方向排列多种电路块。
2.数据线驱动器2.1数据线驱动器的结构图6(A)是表示数据线驱动器100的示意图。数据线驱动器100包括输出电路104、DAC 120、以及锁存电路130。DAC 120基于锁存在锁存电路130上的数据，将灰阶电压提供给输出电路104。在锁存电路130上，例如存储有自RAM200提供的数据。例如，在将灰度设置为G位数据的情况下，在各锁存电路130上存储有G位的数据。灰阶电压对应于灰度，以多个种类生成，并从灰阶电压发生电路500提供到数据线驱动器100。例如，将提供到数据线驱动器100的多个灰阶电压再提供给各DAC 120。各DAC 120根据锁存在锁存电路130中的G位数据，从灰阶电压发生电路500提供的多种灰阶电压中选择相应的灰阶电压，再输出给输出电路104。
例如，输出电路104由运算放大器(广义而言op amp)构成，但也不限定于此。如图6(B)所示，也可以代替输出电路104，将输出电路102设置在数据线驱动器100上。这时，灰阶电压发生电路500上设有多个运算放大器。
图7是表示设于数据线驱动器100上的多个数据线驱动单元110的示意图。各数据线驱动器100驱动多条数据线，数据线驱动单元110驱动多条数据线中的一条。例如，数据线驱动单元110驱动构成一个像素的R用子像素、G用子像素、以及B用子像素中的任意一个。即，当X方向上的像素数PX为240时，在显示驱动器20上总共设有240×3＝720个数据线驱动单元110。并且，这时，在例如4BANK结构的情况下，各数据线驱动器100上设有180个数据线驱动单元110。
数据线驱动单元110例如包括输出电路140、DAC 120、以及锁存电路130，但也不限定于此。例如，也可以将输出电路140设置在外部。此外，输出电路140既可以是图6A所示的输出电路104，也可以是图6B所示的输出电路102。
例如，当表示R用子像素、G用子像素、以及B用子像素各自的灰度的灰阶数据被设置为G位时，从RAM 200将G位的数据提供给数据线驱动单元110。锁存电路130锁存G位的数据。DAC 120基于锁存电路130的输出，通过输出电路140输出灰阶电压。由此，能够驱动设于显示面板10上的数据线。
2.2一水平扫描期间的多次读出图8中示出根据本实施例的比较例的显示驱动器24。将该显示驱动器24安装成显示驱动器24的一边DLL与显示面板10的显示区域12侧的一边PL1相对。在显示驱动器24上，设有X方向的长度长于Y方向的长度的RAM 205及数据线驱动器105。RAM 205及数据线驱动器105在X方向上的长度随着显示面板10的像素数PX的增加而变长。RAM 205上设有多条字线WL及位线BL。RAM205的字线WL沿X方向延伸形成，位线BL沿Y方向延伸形成。即，由于位线BL沿Y方向延伸形成，所以其与显示面板10的数据线平行，并与显示面板10的一边PL1正交。
该显示驱动器24在1H期间内只选择一次字线WL。于是，通过字线WL的选择，数据线驱动器105锁存自RAM 205输出的数据，并驱动多条数据线。如图8所示，在显示驱动器24中，由于字线WL与位线BL相比非常长，所以数据线驱动器100及RAM 205的形状在X方向上变长，很难再在显示驱动器24上确保配置其它电路的空间。因此，对显示驱动器24的芯片面积的缩小构成了阻碍。并且，由于无端浪费了为进行上述确保而花费的设计时间，所以也妨碍了设计成本的降低。
例如，如图9(A)所示这样，对图8的RAM 205进行布局。根据图9(A)所示，RAM 205被一分为二，相对于其中一个在X方向的长度为例如“12”，其Y方向上的长度为“2”。因此，可以将RAM 205的面积表示为“48”。这些长度值只是表示RAM 205大小的一例比率，并不用于限定实际的大小。此外，图9(A)～图9(D)中的附图标记241～244表示字线控制电路，标记206～209表示读出放大器。
对此，在本实施例中，将RAM 205分割成多个，并能够以旋转90度的状态进行布局。例如，如图9(B)所示，可将RAM 205一分为四，并以旋转了90度的状态进行布局。作为分割成四个后的其中一个，RAM 205-1包括读出放大器207和字线控制电路242。RAM 205-1在Y方向的长度为“6”，在X方向的长度为“2”。因此，RAM 205-1的面积为“12”，四个块的总面积为“48”。但是，因为想缩短显示驱动器20的Y方向上的长度CY，所以图9(B)的状态不大合适。
因此，在本实施例中，如图9(C)及图9(D)所示，通过在1H期间内进行多次读出，从而能够缩短RAM 200在Y方向上的长度RY。例如，图9(C)中示出1H期间内进行两次读出的情况。在这种情况下，因为1H期间内两次选择字线WL，所以例如能够将排列在Y方向上的存储器单元MC的个数减半。由此，如图9(C)所示，RAM 200在Y方向上的长度可以为“3”。取而代之，RAM 200在X方向上的长度变为“4”。即，RAM 200的总面积为“48”，且排列有存储器单元MC的区域的面积与图9(A)的RAM 205相等。并且，如图3(A)及图3(B)所示，能够自由配置这些RAM 200，所以能够非常灵活、高效地进行布局。
此外，图9(D)表示的是进行3次读出时的一例。这时，可将图9(B)中的RAM 205-1在Y方向上的长度“6”缩短为原来的三分之一。即，若想进一步缩短显示驱动器20在Y方向上的长度CY，可以通过调整1H期间内的读出次数来实现。
综上所述，在本实施例中，能够在显示驱动器20上设置块化的RAM 200。本实施例中，例如可将4BANK的RAM 200设置在显示驱动器20上。这时，对应于各RAM 200的数据线驱动器100-1～100-4如图10所示，驱动对应的数据线DL。
具体而言，数据线驱动器100-1驱动数据线组DLS1，数据线驱动器100-2驱动数据线组DLS2，数据线驱动器100-3驱动数据线组DLS3，数据线驱动器100-4驱动数据线组DLS4。此外，各数据线组DLS1～DLS4是例如将设于显示面板10的显示区域12中的多条数据线DL分割成四个块后的其中一个块。这样，对应于4BANK的RAM200，设置有四个数据线驱动器100-1～100-4，通过驱动各自对应的数据线，从而能够驱动显示面板10的多条数据线。
2.3数据线驱动器的分割结构图4所示的RAM 200在Y方向的长度RY不仅取决于排列在Y方向上的存储器单元MC的数量，有时也会取决于数据线驱动器100的Y方向上的长度。
在本实施例中，由于要缩短图4的RAM 200的长度RY，所以以一水平扫描期间内的N次读出、例如两次读出为前提，使数据线驱动器100如图11(A)所示这样，按照第一数据线驱动器100A(广义而言，第一分割数据线驱动器)及第二数据线驱动器100B(广义而言，第二分割数据线驱动器)的分割结构形成。图11(A)所示的M是通过一次字线选择而从RAM 200中读出的数据的位数。
例如，当像素数PX为240，像素的灰度为18位，RAM 200的BANK数为4BANK时，若1H期间内只读出一次，那么必须从各RAM 200输出240×18÷4＝1080位的数据。
然而，为缩小显示驱动器100的芯片面积，想要缩短RAM 200的长度RY。因此，如图11(A)所示，假设例如1H期间内读出两次，并在X方向上分割数据线驱动器100A及100B。这样一来，能够将M设定为1080÷2＝540，并且能够将RAM 200的长度RY大致减半。
而且，数据线驱动器100A驱动显示面板10的数据线中的一部分数据线。数据线驱动器100B驱动显示面板10的数据线中、除开数据线驱动器100A所驱动的那一部分数据线之外的数据线。这样，各数据线驱动器100A、100B分开驱动显示面板10的数据线。
具体而言，如图11(B)所示，例如在1H期间内选择字线WL1及WL2。即，在1H期间内选择了两次字线。于是，在A1时刻中使锁存信号SLA下降。将该锁存信号SLA例如提供给数据线驱动器100A。接着，数据线驱动器100A对应于锁存信号SLA的例如下降沿，锁存自RAM 200提供的M位数据。
此外，在A2时刻中，下降锁存信号SLB。将该锁存信号SLB例如提供给数据线驱动器100B。于是，数据线驱动器100B对应于锁存信号SLB的例如下降沿，锁存自RAM 200提供的M位数据。
更具体而言，如图12所示，通过字线WL1的选择，将存储在M个存储器单元组MCS1中的数据通过读出放大器电路210提供给数据线驱动器100A及100B。然而，由于对应于字线WL1的选择，锁存信号SLA下降，因而存储在M个存储器单元组MCS1中的数据被锁存在数据线驱动器100A上。
并且，通过字线WL2的选择，将存储在M个存储器单元组MCS2中的数据通过读出放大器电路210提供给数据线驱动器100A及100B，但是，对应于字线WL2的选择，锁存信号SLB下降。因此，存储在M个存储器单元组MCS2中的数据被锁存在数据线驱动器100B上。
在这种情况下，由于在将M设定在例如540位时，1H期间内进行两次读出，所以M＝540位的数据被锁存在各数据线驱动器100A、100B上。即，数据线驱动器100上总共锁存1080位的数据，能够达到上述例子中所需的1H期间1080位。于是，在1H期间内能够锁存所需的数据量，且能够将RAM 200的长度RY大致减半。由此，因为缩短了显示驱动器20的块宽度ICY，所以能降低显示驱动器20的制造成本。
此外，作为一个例子，图11(A)及图11(B)中示出了1H期间内进行两次读出的实例，但也不限定于此。例如，1H期间内进行4次读出、或者超过4次的读出均可。例如，在进行4次读出的情况下，可将数据线驱动器100分割成4级，进而可缩短RAM 200的长度RY。这时，如果取前述为例，能够设置M＝270，并且分割成4级后的每一个数据线驱动器上分别锁存270位的数据。简而言之，不但能够将RAM 200的长度RY大致缩短为原来的四分之一，而且还能在1H期间内提供所需的1080位。
另外，如图11(B)的A3及A4所示，也可以基于数据线使能信号(未图示)的控制，上升数据线驱动器100A及100B的输出，并且，也可以在A1及A2所示的时刻中，在各数据线驱动器100A、100B进行了锁存之后，直接输出到数据线。而且，在各数据线驱动器100A、100B上还可以再设置一级锁存电路，将基于在A1及A2锁存的数据的电压在下一个1H期间内输出。这样一来，无需担心画质变差，且还能增加在1H期间内进行读出的次数。
此外，当像素数PY为320(显示面板10的扫描线为320条)，1秒钟显示60帧的图像时，如图11(B)所示，1H期间大约为52μsec。计算方法为1sec÷60帧÷320≈52μsec。对此，如图11(B)所示，字线的选择大约在40nsec下进行。即，因为是在比1H期间短得多的期间内进行多次字线的选择(自RAM 200的数据读出)，所以不会使显示面板10产生画质变差的问题。
而且，M值可通过下式得出。其中，BNK表示BANK数，N表示1H期间内进行的读出次数，G表示灰阶位数。此外，像素数PX×3指的是与显示面板10的多条数据线相应的像素数(本实施例中，为子像素数)，其与数据线条数DLN重合。
数学式1M=PX×3×GBNK×N]]>在本实施例中，虽然读出放大器电路210具有锁存功能，但也不限定于此。例如，读出放大器电路210也可以不具有锁存功能。
2.4数据线驱动器的细分割图13是用于在构成一个像素的各个子像素中作为一例R用子像素的RAM 200和数据线驱动器100的关系图。
例如，在各个子像素的灰阶的G位被设定为64灰阶的六位的情况下，从RAM 200向R用子像素的数据线驱动单元110A-R和110B-R提供六位数据。为了提供六位数据，在RAM 200的读出放大器电路210所包括的多个读出放大器单元211中，例如6个读出放大器单元211与各个数据线驱动单元110相对应。
例如，必须将数据线驱动单元110A-R的Y方向的长度SCY纳入到六个读出放大器单元211的Y方向的长度SAY中。同样地，必须将各个数据线驱动单元110的Y方向的长度纳入到六个读出放大器单元211的长度SAY中。在不能将长度SCY纳入到六个读出放大器211的长度SAY中的情况下，数据线驱动器100的Y方向的长度变得比RAM 200的长度RY长，成为布局效率低的状态。
RAM 200在工艺方面向微细化发展，读出放大器单元211的尺寸也小。另一方面，如图7所示，在数据线驱动单元110中设置有多个电路。特别是，DAC 120或锁存电路130的电路尺寸大，难以设计为小尺寸。并且，如果增加输入的位数，DAC 120或锁存电路130就会变大。即，存在难以将长度SCY纳入到六个读出放大器单元211的总长度SAY中的情况。
与此相对，在本实施例中，可以将以1H内读出次数N分割的数据线驱动器100A、100B再分割为k(k为大于等于2的整数)个，并在X方向上进行叠加。图14示出了以在1H期间进行N＝2次读出的方式设定的RAM 200中，数据线驱动器100A和100B分别被分割为k＝2个部分而被叠加的构成例。并且，图14是对于被设定为两次读出的RAM 200的构成例，但并不限定于此。例如，在被设定为N＝4次读出的情况下，数据线驱动器在X方向上被分割为N×k＝4×2＝8级。
如图14所示，图13中的各数据线驱动器100A、100B被分别分割成数据线驱动器100A1及100A2，数据线驱动器100B1及100B2。于是，将数据线驱动单元110A1-R等的Y方向上的长度设置为SCY2。根据图14所示，将长度SCY2设定为包含在排列G×2个读出放大器211时Y方向上的长度SAY2的范围内。简而言之，与图13相比，在形成各数据线驱动单元110时，Y方向上所允许的长度增大，从而使高效的布局设计成为可能。
接着，对图14中的构成的动作进行说明。例如，一旦选择字线WL1，将总共M位的数据通过各读出放大器块210-1、210-2、210-3、210-4等提供给数据线驱动器100A1、100A2、100B1、及100B2中的至少任一个。这时，例如将自读出放大器210-1输出的G位数据提供给例如数据线驱动单元110A1-R以及110B1-R。并将自读出放大器块210-2输出的G位数据提供给例如数据线驱动单元110A2-R及110B2-R。
这时，与图11(B)所示的时序同样，选择字线WL1时，锁存信号SLA(广义而言，第一锁存信号)相应地下降。并将该锁存信号SLA提供给包含数据线驱动单元110A1-R的数据线驱动器100A1、以及包含数据线驱动单元110A2-R的数据线驱动器100A2。因此，通过字线WL1的选择，将自读出放大器块210-1输出的G位数据(存储在存储器单元组MCS11中的数据)锁存在数据线驱动单元110A1-R上。同样，通过字线WL1的选择，将自读出放大器块210-2输出的G位数据(存储在存储器单元组MCS12中的数据)锁存在数据线驱动单元110A2-R上。
读出放大器块210-3、210-4也与上述同样，将存储在存储器单元组MCS13中的数据锁存在数据线驱动单元110A1-G上，将存储在存储器单元组MCS14中的数据锁存在数据线驱动单元110A2-G上。
当选择字线WL2时，对应于字线WL2的选择，锁存信号SLB(广义而言，第N锁存信号)下降。并且，该锁存信号SLB被提供给包含数据线驱动单元110B1-R的数据线驱动器100B1、以及包含数据线驱动单元110B2-R的数据线驱动器100B2。因此，通过字线WL2的选择，将自读出放大器块210-1输出的G位数据(存储在存储器单元组MCS21中的数据)锁存在数据线驱动单元110B1-R上。同样，通过字线WL2的选择，将自读出放大器块210-2输出的G位数据(存储在存储器单元组MCS22中的数据)锁存在数据线驱动单元110B2-R上。
在字线WL2的选择上，读出放大器块210-3、210-4也与上述同样，存储在存储器单元组MCS23中的数据被锁存在数据线驱动单元110B1-G上，存储在存储器单元组MCS24中的数据被锁存在数据线驱动单元110B2-G上。数据线驱动单元110A1-B是锁存B用子像素的数据的B用数据线驱动单元。
这样分割数据线驱动器100A、100B时、存储在RAM 200中的数据示于图15(B)中。如图15(B)所示，沿Y方向，将数据按R用子像素数据、R用子像素数据、G用子像素数据、G用子像素数据、B用子像素数据、B用子像素数据...的顺序存储在RAM 200中。另一方面，在图13所示结构的情况下，如图15(A)所示，沿Y方向，将数据按R用子像素数据、G用子像素数据、B用子像素数据、G用子像素数据...的顺序存储在RAM 200中。
此外，虽然在图13中示出长度SAY与6个读出放大器211的长度相当，但并不限定于此。例如，在灰度为8位的场合，长度SAY与8个读出放大器211的长度相当。
而且，虽然在图14中，作为一个实例，示出了将各数据线驱动器100A、100B分别进行k＝2分割时的结构，但也不限定于此。例如，进行k＝3分割、k＝4分割均可。例如，在对数据线驱动器100A进行k＝3分割时，也可以提供与2分割后的数据线驱动器相同的锁存信号SLA。而且，作为与1H期间内的读出次数相等的分割数K的变形例，进行k＝3分割时，能够将它们分别作为R用子像素数据、G用子像素数据、B用子像素数据的驱动器。其结构在图16中示出。图16中示出了分割成3个的数据线驱动器101A1、101A2、101A3。数据线驱动器101A1包括数据线驱动单元111A1，数据线驱动器101A2包括数据线驱动单元111A2，数据线驱动器101A3包括数据线驱动单元111A3。
并且，对应于字线WL1的选择，锁存信号SLA下降。与前述同样，将锁存信号SLA提供给各数据线驱动器101A1、101A2、101A3。
这样一来，通过字线WL1的选择，存储在存储器单元组MCS11中的数据例如作为R用子像素数据存储在数据线驱动单元111A1中。同样，存储在存储器单元组MCS12中的数据例如作为G用子像素数据存储在数据线驱动单元111A2中，而存储在存储器单元组MCS13中的数据例如作为B用子像素数据存储在数据线驱动单元111A3中。
因此，如图15(A)所示，能够在Y方向上，按照R用子像素数据、G用子像素数据、B用子像素数据的顺序，排列写入到RAM200中的数据。这时，还可以进一步对各数据线驱动器101A1、101A2、101A3进行k分割。
3.RAM3.1.存储器单元的构成各存储器单元MC例如可由SRAM(Static-Random-Access-Memory静态随机存取存储器)构成。图17(A)中示出存储器单元MC的一例电路。存储器单元MC例如包括两个反相器INV，一个反相器INV的输出连接到另一个反相器INV的输入，这两个反相器INV的输入输出相互连接。通过这两个反相器INV构成触发器。在反相器INV上提供有例如电压VSS(广义而言，第一电源电压)及电压VDD(广义而言，第二电源电压)。此外，存储器单元MC还包括传输晶体管TTR，用于将保持在由两个反相器INV构成的触发器中的数据提供给位线BL、/BL。
图17(B)示出存储器单元MC的布局的一例。如图17(B)所示，存储器单元MC包括主字线MWL和辅字线SWL，这些字线沿方向DR1(广义上的第二方向)延伸形成。此外，辅字线SWL可以由例如多晶硅等的导电体形成，包含例如图17(A)的传输晶体管TTR的栅电极。此外，在形成有主字线MWL的层上，第二电源供给布线VDDL沿方向DR1延伸形成。由该第二电源供给布线VDDL向存储器单元MC的反相器INV供给电压VDD。
此外，存储器单元MC包括位线BL和位线/BL，在形成有主字线MWL的层的上层，这些位线沿方向DR2(广义上的第一方向)形成延伸。而且，在形成有位线BL、/BL的层上，第一电源供给布线VSSL1、VSSL2沿方向DR2延伸形成。由该第一电源供给布线VSSL1、VSSL2向存储器单元MC的反相器INV供给电压VSS。
此外，如图17(B)所示，在存储器单元MC中，位线BL、/BL形成在两条的第一电源供给布线VSSL1、VSSL2之间。这样，可以防止来自邻接的其他存储器单元MC的位线BL、/BL的影响。
在本实施例中，使用例如三层的金属布线形成存储器单元MC。在这种情况下，位线BL、/BL和第一电源供给布线VSSL1、VSSL2形成在例如第三层的金属布线层上，在其下层的第二层金属布线层上形成主字线MWL和第二电源供给布线VDDL。
在存储器单元MC的尺寸中，与沿主字线MWL或辅字线SWL的长度MCY相比，沿位线BL、/BL的长度MCX非常长。在本实施例中，可以将这样布局的存储器单元MC用于RAM 200，但是，并不限定于此。例如，可以将存储器单元MC设定为长度MCY比长度MCX长。
此外，在本实施例中，主字线MWL和辅字线SWL在规定的多个位置电连接。由此，辅字线SWL可以利用作为金属布线的主字线MWL而实现低电阻化。此外，在本实施例中，可以将主字线MWL和辅字线SWL视为一条字线WL。
3.1.2.存储器单元的屏蔽布线图18(A)和图18(B)是存储器单元MC的数据读出说明图，为了使说明简略，示出了存储器单元MC中保持有数据“1”的情况。如图18(A)的A11所示，通过字线WL的选择，字线WL的电位上升。此外，如果在A12所示的时刻、字线WL的电位到达High电平(高电平)，则例如位线/BL的电位从High电平向Low电平(低电平)下降。具体而言，通过图17(A)的字线WL的选择、传输晶体管TTR呈导通状态，由两个反相器INV向位线BL、/BL供给基于存储器单元MC的保持数据的电压。
此外，如果例如用于将读出放大器211设定为激活的读出放大器激活信号SAE以图18(A)的A13所示方式上升，则由读出放大器211在A14的时刻检测出位线BL、/BL的电位差。例如，在这种情况下，位线/BL的电位低于位线BL的电位，因此由读出放大器211检测出例如数据“1”。根据位线BL、/BL的电位差定义数据“1”、数据“0”，但是，将数据“1”或数据“0”赋值于哪种状态，在图18(A)中并没有限定。可以将位线BL的电位低于位线/BL的电位的状态定义为数据“1”，但是，为了明确地进行说明，在本实施例中，如图18(A)所示，将位线BL的电位高于位线/BL的电位的状态定义为数据“1”。
可以如上所述地正确检测出存储器单元MC所保持的数据。针对于此，图18(B)示出了检测出异常数据的示例。图18(B)的示例示出在排列有存储器单元MC的区域的上层形成第三电源供给布线GL的情况，其中，在该第三电源供给布线GL上供给有大于电压VDD的电压(广义上的第三电源电压)。
通过图18(B)的A15所示方式的字线WL的选择，字线WL的电位上升。此外，如果在A16所示的时刻、字线WL的电位到达High电平，则例如位线/BL的电位从High电平向Low下降。然后，以A17所示方式向第三电源供给布线GL供给信号，如果其电位高于High电平，则电位持续下降的位线/BL的电位以A18所示方式急剧上升。其原因是位线BL、/BL和第三电源供给布线GL之间的电容耦合。通过在位线BL、/BL的上层形成第三电源供给布线GL，从而形成位线BL、/BL和电源供给布线GL之间的层间绝缘层导致的电容。如果第三电源供给布线GL的电位上升，则由于其电容耦合、位线BL、/BL的电位也上升。即、如果在位线BL、/BL的上层上形成第三电源供给布线GL，则位线BL、/BL的电位不稳定。
然后，如果读出放大器激活信号SAE上升，则由读出放大器211检测出位线BL、/BL的电位差。但是，在这种情况下，以A18所示方式电位上升的位线/BL的电位，以A19所示方式，不会下降到低于位线BL的电位的电平，其结果是读出放大器211在位线/BL的电位高于位线BL的电位的状态下进行电位差的检测。
由此，读出放大器211判断位线BL的电位低于位线/BL的电位，检测出数据“0”。即、从本来应该检测出数据“1”的存储器单元MC中检测出数据“0”的数据，即检测出了异常值。
针对于这种现象，在本实施例中，以图19所示方式在存储器单元MC中设置屏蔽布线SHD1(广义上的位线保护用布线)，从而可以防止如上所述的异常读出。
屏蔽布线SHD1是例如形成于图5的屏蔽层290上的布线。屏蔽布线SHD1形成为覆盖形成有位线BL、/BL的区域的上层。例如，位线BL、/BL以图5所示方式形成于第三金属布线层ALC上，屏蔽布线SHD1形成于其上层的第四金属布线层ALD上。此外，通过向屏蔽布线SHD1供给电压VSS，可以防止和第三电源供给布线GL电容耦合导致的影响。
此外，屏蔽布线SHD1沿方向DR2延伸形成，在该方向DR2上延伸形成有位线BL、/BL。图19的AR1所示部分是未形成屏蔽布线SHD1的区域(广义上的保护用布线非形成区域)。通过多处设置这样的未形成屏蔽布线SHD1的区域，可以放出存储器单元MC的制造工序中发生的气体。由此，即使后续工序的热处理等导致在屏蔽布线SHD1的下层发生气体，也可以防止存储器单元MC的布线等的破损。
图19的屏蔽布线SHD1形成为不覆盖第一电源供给布线VSSL1、VSSL2的上层，但是，并不限定于此。例如图20的屏蔽布线SHD2(广义上的位线保护用布线)以A21、A22所示方式形成为覆盖第一电源供给布线VSSL1、VSSL2的上层的一部分。这样，屏蔽布线SHD1、SHD2也可以形成为覆盖位线BL、/BL以外的布线的上层。与上述内容相同，屏蔽布线SHD2也可以沿方向DR2延伸形成。此外，AR2所示部分是和图19的AR1同样没有形成屏蔽布线SHD2的区域。该区域的效果与上述内容相同。
此外，作为图20的屏蔽布线SHD2的变形例，可以在图21的A23所示部分设置未形成屏蔽布线SHD2的区域(广义上的保护用布线非形成区域)。
此外，将未形成图19、图20所示的屏蔽布线SHD1、SHD2的区域设置为沿方向DR2延伸。
图22表示多个存储器单元MC和屏蔽布线SHD2的关系。各存储器单元MC的位线BL、/BL沿方向X延伸形成。屏蔽布线SHD2沿方向X延伸形成，以覆盖位线BL、/BL的上层。此外，在第一电源供给布线VSSL1、VSSL2的上层、屏蔽布线非形成区域NSH(广义上的保护用布线非形成区域)沿方向X延伸形成。屏蔽布线非形成区域NSH相当于未形成图19的AR1或图20的AR2所示的屏蔽布线SHD1、SHD2的区域。
此外，以图23所示方式在RAM 200中设置多条屏蔽布线SHD1、SHD2。这样，可以效率良好地覆盖位线BL、/BL的上层，从而防止检测出如上所述地异常数据。此外，通过设置多个屏蔽布线非形成区域NSH，可以提高制造中的成品率。
此外，第一电源供给布线VSSL1、VSSL2沿方向X延伸形成，并向各存储器单元MC供给电压VSS。通过电连接屏蔽布线SHD2和第一电源供给布线VSSL1、VSSL2，可以形成沿方向X延伸的粗的电源供给线，稳定地向各存储器单元MC供给电压。
此外，图24示出本实施例的变形例。屏蔽布线SHD3可以以图24所示方式沿方向DR1延伸形成。在这种情况下，因为设置了屏蔽布线非形成区域NSH，所以，在位线BL、/BL的上层、在图24的NB所示部分上形成未形成屏蔽布线SHD3的区域(广义上的保护用布线非形成区域)。但是，屏蔽布线非形成区域NSH沿方向DR1延伸设置，从而可以缩窄方向DR2的宽度，因此，屏蔽布线SHD3无法覆盖的区域极小，所以可以防止检测出上述的异常数据。
3.2.读出放大器的共用如图25(A)所示，与存储器单元MC的长度MCY相比，读出放大器211的Y方向的长度SAY3非常大。因此，在选择字线WL时，一个读出放大器211对应一个存储器单元MC的布局，其效率很差。
针对于此，在本实施例中，即使是这样的存储器单元MC，也可以效率良好地进行布局配置。如图25(B)所示，在选择字线WL时，使一个读出放大器211与多位(例如两位)的存储器单元MC对应。这样，读出放大器211的长度SAY3和存储器单元MC的长度MCY的差就不会成为问题，从而可以效率良好地将存储器单元MC排列于RAM 200中。
根据图25(B)，选择型读出放大器SSA包括读出放大器211、开关电路220、开关电路230。选择型读出放大器SSA连接有例如两组位线对BL、/BL。
开关电路220根据选择信号COLA(广义上的读出放大器用选择信号)，将一组位线对BL、/BL连接于读出放大器211。同样地，开关电路230根据选择信号COLB，将另一组位线对BL、/BL连接于读出放大器211。此外，对选择信号COLA、COLB、例如其信号电平进行排他性(互斥性)地控制。具体地说，将选择信号COLA设定为用于将开关电路220设定为激活的信号时，将选择信号COLB设定为用于将开关电路230设定为非激活的信号。即、选择型读出放大器SSA从例如两组的位线对BL、/BL供给的两位(广义上的N位或L位)的数据中选择任意一位的数据，并输出对应的数据。
图26示出设置有选择型读出放大器SSA的RAM 200。在图26中，作为一个例子，示出了在1H期间内进行两次(广义上的N次)读出的情况下，例如灰度的G位是六位时的构成。在这种情况下，如图27所示，在RAM 200中设置有M个的选择型读出放大器SSA。这样，通过一次选择字线WL而供给数据线驱动器100的数据计M位。针对于此，在图27的RAM 200中，在Y方向上排列有M×2个存储器单元MC。此外，在X方向上，排列有与像素数PY相同个数的存储器单元MC。例如、如图13所示，在1H期间内进行两次读出的情况下，排列在RAM 200的X方向上的存储器单元MC的个数为像素数PY×读出次数(两次)。针对于此，在图27的RAM200中，选择型读出放大器SSA连接两组的位线对BL、/BL，因此，排列于RAM 200的X方向上的存储器单元MC的个数可以是与像素数PY相同的个数。
这样，在存储器单元MC的长度MCX长于长度MCY的纵向型单元的情况下，通过减少排列于X方向上的存储器单元MC的个数，可以防止增大RAM 200的X方向上的尺寸。
3.3.动作接着，对图26所示的排列有纵向型存储器单元的RAM 200的动作进行说明。例如、对该RAM 200的读出控制方法有两种，首先，利用图28(A)、图28(B)的时序图对其中一种方法进行说明。
设定在如图28(A)的B1所示的时刻、选择信号COLA激活，在B2所示的时刻选择字线WL1。这时，因为选择信号COLA激活，所以，选择型读出放大器SSA检测出A侧的存储器单元MC、即检测出存储器单元MC-1A的数据并进行输出。此外，如果在B3的时刻锁存信号SLA下降，则数据线驱动单元110A-R锁存存储器单元MC-1A中存储的数据。
此外，在B4的时刻设定选择信号COLB激活，在B5所示的时刻选择字线WL1。这时，因为选择信号COLB激活，所以，选择型读出放大器SSA检测出B侧的存储器单元MC、即检测出存储器单元MC-1B的数据并进行输出。此外，如果在B6的时刻锁存信号SLB下降，则数据线驱动单元110B-R锁存存储器单元MC-1B中存储的数据。在图28(A)中，两次读出时两次都选择了字线WL1。
由此，通过1H期间内的两次读出而进行的数据线驱动器100的数据锁存结束。
此外，图28(B)示出选择字线WL2时的时序图。动作与上述内容相同，其结果是，如B7或B8所示选择字线WL2时，数据线驱动单元110A-R锁存存储器单元MC-2A的数据，数据线驱动单元110B-R锁存存储器单元MC-2B的数据。
由此，通过与图28(A)的1H期间不同的1H期间内的两次读出而进行的数据线驱动器100的数据锁存结束。
相对于这样的读出方法，RAM 200的各存储器单元MC中以图29所示方式存储有数据。例如，数据RA-1～RA-6是用于供给数据线驱动单元110A-R的R像素的六位数据，数据RB-1～RB-6是用于供给数据线驱动单元110B-R的R像素的六位数据。
如图29所示，例如与字线WL1对应的存储器单元MC中，沿Y方向，依次存储有数据RA-1(用于数据线驱动器100A锁存的数据)、RB-1(用于数据线驱动器100B锁存的数据)、RA-2(用于数据线驱动器100A锁存的数据)、RB-2(用于数据线驱动器100B锁存的数据)、RA-3(用于数据线驱动器100A锁存的数据)、RB-3(用于数据线驱动器100B锁存的数据)。即、在RAM 200中，沿Y方向交替存储有(用于数据线驱动器100A锁存的数据)和(用于数据线驱动器100B锁存的数据)。
此外，图28(A)、图28(B)所示的方法是在1H期间内进行两次读出，但是，在1H期间选择相同字线WL。
在上述说明中，揭示了在选择一次字线时所选择的存储器单元MC中，各选择型读出放大器SSA从两个存储器单元MC接收数据的内容，但是，并不仅限定于此。例如，也可以是如下构成在选择一次字线时所选择的存储器单元MC中，各选择型读出放大器SSA从N个存储器单元MC接收N位的数据。在这种情况下，在第一次选择相同的字线时，在第一～第N的存储器单元MC的N个存储器单元MC中，选择型读出放大器SSA选择从第一存储器单元MC中接收的一位的数据。此外，在第K(1≤K≤N)次选择字线时，选择型读出放大器SSA选择从第K存储器单元MC接收的一位的数据。
作为图25(A)和图25(B)的变形例，可以选择J(J是大于等于2的整数)条1H期间内选择了N次的相同字线WL，RAM 200在1H期间读出数据的次数N可以是(N×J)次。即、设定N＝2、J＝2，则如图25(A)和图25(B)所示的四次的字线选择在同一水平扫描期间1H内实施。即、该方法是通过在1H期间内选择两次字线WL1、选择两次字线WL2，从而读出N＝4次的方法。
在这种情况下，各个RAM块200在选择一次字线时，输出M(M是大于等于2的整数)位的数据，当显示面板10的数据线DL的条数定义为DN、与各数据线对应的各像素的灰阶位数定义为G、RAM块200的块数定义为BNK时，通过以下算式求出M值。
数学式2M=DN×GBNK×N×J]]>下面，利用图30(A)和图30(B)对另一种控制方法进行说明。
设定在图30(A)的C1所示的时刻、选择信号COLA为激活，在C2所示的时刻选择字线WL1。由此，选择图26的存储器单元MC-1A和MC-1B。这时，因为选择信号COLA激活，所以选择型读出放大器SSA检测出A侧的存储器单元MC(广义上的第一存储器单元)、即检测出存储器单元MC-1A的数据并进行输出。此外，如果在C3的时刻、锁存信号SLA下降，则数据线驱动单元110A-R锁存存储器单元MC-1A中存储的数据。
此外，在C4所示的时刻选择字线WL2，并选择存储器单元MC-2A和MC-2B。这时，因为选择信号COLA激活，选择型读出放大器SSA检测出A侧的存储器单元MC、即检测出存储器单元MC-2A的数据。此外，如果在C5的时刻锁存信号SLB下降，则数据线驱动单元110B-R锁存存储器单元MC-2A中存储的数据。
由此，通过1H期间内的两次读出而进行的数据线驱动器100的数据锁存结束。
此外，利用图30(B)对不同于图30(A)示出的1H期间的1H期间内的读出进行说明。在图30(B)的C6所示的时刻设定选择信号COLB为激活，在C7所示的时刻选择字线WL1。由此，选择图26的存储器单元MC-1A和MC-1B。这时，因为选择信号COLB激活，所以选择型读出放大器SSA检测出B侧的存储器单元MC(广义上的第一～第N的存储器单元中与第一存储器单元不同的存储器单元)、即检测出存储器单元MC-1B的数据并进行输出。此外，如果在C8的时刻锁存信号SLA下降，则数据线驱动单元110A-R锁存存储器单元MC-1B中存储的数据。
此外，在C9所示的时刻选择字线WL2，并选择存储器单元MC-2A和MC-2B。这时，因为选择信号COLB激活，选择型读出放大器SSA检测出B侧的存储器单元MC、即检测出存储器单元MC-2B的数据并进行输出。此外，如果在C10的时刻锁存信号SLB下降，则数据线驱动单元110B-R锁存存储器单元MC-2B中存储的数据。
由此，通过与图30(A)的1H期间不同的1H期间内的两次读出而进行的数据线驱动器100的数据锁存结束。
相对于这样的读出方法，RAM 200的各存储器单元MC中以图31所示方式存储有数据。例如，数据RA-1A～RA-6A和数据RA-1B～RA-6B是R用子像素的六位的数据，该R用子像素用于供给数据线驱动单元110A-R。数据RA-1A～RA-6A是图30(A)所示的1H期间内的R用子像素数据，数据RA-1B～RA-6B是图30(B)所示的1H期间内的R用子像素数据。
此外，数据RB-1A～RB-6A和数据RB-1B～RB-6B是用于R用子像素的六位的数据，该R用子像素用于供给数据线驱动单元110B-R。数据RB-1A～RB-6A是图30(A)所示的1H期间中的R用子像素数据，数据RB-1B～RB-6B是图30(B)所示的1H期间中的R用子像素数据。
如图31所示，在RAM 200中，沿X方向依次将数据RA-1A(用于数据线驱动器100A锁存的数据)、RB-1A(用于数据线驱动器100B锁存的数据)存储于各存储器单元MC中。
此外，在RAM 200中，沿Y方向依次存储有数据RA-1A(用于数据线驱动器100A在图30(A)的1H期间内锁存的数据)、数据RA-1B(用于数据线驱动器100A在图30(A)的1H期间内锁存的数据)、数据RA-2A(用于数据线驱动器100A在图30(A)的1H期间内锁存的数据)、数据RA-2B(用于数据线驱动器100A在图30(A)的1H期间内锁存的数据)...。即、在RAM 200中沿Y方向交替存储有在某1H期间内数据线驱动器100A锁存的数据、以及在不同于该1H期间的其他1H期间内，数据线驱动器100A锁存的数据。
此外，图30(A)、图30(B)示出的读出方法是在1H期间内进行两次读出，但是，在1H期间内选择不同的字线WL。此外，在一垂直期间(即、一帧期间)内选择两次相同的字线。这是因为选择型读出放大器SSA连接有两组的位线对BL、/BL。因此，选择型读出放大器SSA连接三组或大于三组的位线对BL、/BL时，在一垂直期间内，选择三次或大于三次相同的字线。
此外，在本实施例中，例如由图4的字线控制电路240进行上述的字线WL的控制。
3.4.字线控制电路的配置在本实施例中，沿RAM 200的Y方向排列的存储器单元的个数是M×2个时，可以如图32所示，将行译码器(广义上的字线控制电路)242设置于Y方向上的大致中间位置。
如图32所示，在各个RAM 200和200B中，沿Y方向分别排列有例如M个的存储器单元MC。此外，行译码器242根据来自CPU/LCD控制电路250中的信号，控制RAM 200A和200B的字线WL。CPU/LCD控制电路250根据例如外部主机的控制，控制行译码器242、输出电路260A和260B、CPU写/读电路280A和280B、列译码器270A和270B。
CPU写/读电路280A、280B根据来自CPU/LCD控制电路250的信号，进行以下控制将来自主机侧的数据写入RAM 200，或读出存储于RAM 200的数据、并向主机侧输出。列译码器270A、270B根据来自CPU/LCD控制电路250的信号，进行RAM 200的位线BL、/BL的选择控制。
此外，各RAM 200A和200B在沿Y方向排列的存储器单元MC的个数并不限定于M。例如，可以在RAM 200A中，沿Y方向排列M-α(α是任意的正整数)个存储器单元MC，在RAM 200B中，沿Y方向排列M+α个存储器单元MC。此外，也可以在RAM200A中，沿Y方向排列M+α个存储器单元MC。在RAM 200B中，沿Y方向排列M-α(α是任意的正整数)个存储器单元MC。
此外，输出电路260A、260B包括例如多个选择型的读出放大器SSA，例如将通过字线WL1A、WL1B的选择、由各RAM 200A、200B中输出的数据的合计M位的数据向数据线驱动器100输出。
在本实施例中，选择型读出放大器SSA连接例如两组的位线对BL、/BL时，如图27所示，在RAM 200中，沿Y方向排列有M×2个存储器单元。在这种情况下，一字线WL连接的存储器单元MC的个数是M×2个，寄生于一字线WL中的电容增加。其结果是，字线控制电路的字线选择所需要的耗电量增大，从而妨碍了低耗电化。此外，由于寄生电容，会产生向字线供给选择电压时的电压的上升迟延，从而，为了使各存储器单元MC的读出稳定，则需要加长读出时间。作为避免这种情况的方法可以列举出将原来的一条字线块分割成多条，减少每一条所连接的存储器单元MC的方法。
但是，在这种方法中，在存储器单元MC中需要形成主字线MWL和辅字线SWL。此外，由于字线的块化，其控制变得复杂，从而需要其控制电路。即、会妨碍削减设计成本和制造成本。
针对于此，在本实施例中，如图32所示，行译码器242设置于Y方向上的大致中央位置。此外，如图17(B)和图25(A)所示，存储器单元MC的长度MCY与长度MCX相比非常长，所以，字线的Y方向上的长度不会太长。通过这样的构成，即使字线WL没有块化，也可以实现低耗电化。
此外，在向数据线驱动器100数据输出时，行译码器242选择控制RAM 200和200B的字线WL，但是，对于来自主机侧的访问，进行RAM 200A或200B中任意一个有需要的一个的字线控制。这样，可以进一步实现低耗电化。
图33(A)和图33(B)是用于说明上述控制的说明图。行译码器242包括例如多个重合检测电路242-1。此外，RAM 200中设置有多个AND电路(“与”电路)242-2和242-3，向AND电路242-2输入例如来自CPU/LCD控制电路250的控制信号/R0。此外，向AND电路242-3输入例如来自CPU/LCD控制电路250的控制信号R0。此外，向AND电路242-2和242-3供给重合检测电路242-1的输出。
此外，AND电路242-2和242-3既可以设置于行译码器242中，也可以设置于RAM 200A、200B侧。
例如，如果行译码器242接收由CPU/LCD控制电路250规定的字线地址WAD，则在任何一个重合检测电路242-1中进行重合检测。例如输入重合检测电路242-1的信号的逻辑积是逻辑“1”时，其重合检测电路242-1检测出重合。检测出重合的重合检测电路242-1向节点ND输出例如逻辑电平“1”的信号。向AND电路242-2和242-3供给输出到节点ND的逻辑电平“1”的信号。
这时，如图33(B)所示，在CPU访问时(广义上的来自主机侧的访问时)将控制信号R0和/R0设定为排他性(互斥性)的信号。具体而言，如图33(B)所示，将控制信号/R0设定为H电平(或逻辑电平“1”)、控制信号R0设定为L电平(或逻辑电平“0”)时，AND电路242-2输出逻辑电平“1”的信号。由此，选择RAM200A侧的字线WL1A。因为控制信号R0设定为L电平，所以，AND电路242-3输出逻辑电平“0”。因此，不选择RAM 200B侧的字线WL1B。
选择RAM 200B侧的字线WL1B时，如图33(B)所示，将控制信号R0、/R0设定为与上述内容相反的图形。
此外，在向数据线驱动器100输出的LCD输出时，将R0、/R0设定为H电平(例如逻辑电平“1”)，因此，选择与检测出重合的重合检测电路242-1对应的RAM 200A侧和200B侧的字线。
根据上述内容，对于来自主机侧的访问，行译码器242选择RAM 200A侧或200B侧的任意一侧的字线，因此可以实现耗电量的降低。
3.5.列译码器的配置如图33(A)所示地配置RAM 200时，如图34所示，可以使RAM 200-1侧的RAM 200A-1和RAM 200-2侧的200A-2共用列译码器272A，使RAM 200-1侧的200B-1和RAM 200-2侧的200B-2共用列译码器272B，因此，可以省略重复的部件。由此，可以将图34的列译码器272A、272B的X方向的尺寸设计为小于图32所示的在X方向上各排列两个列译码器270A和270B时的尺寸。
此外，因为可以设计为RAM 200-1侧和RAM 200-2侧共用CPU/LCD控制电路252，所以，可以省略重复的部件。由此，可以将图34的CPU/LCD控制电路252的X方向的尺寸设计为小于图32所示的在X方向上排列两个CPU/LCD控制电路250时的尺寸。
根据上述内容，可以较短地设计图34的X方向上的RAM200-1、200-2之间的宽度BDX。由此，可以效率良好地将RAM 200收容于显示驱动器20。
4.变形例图35示出本实施例涉及的变形例。例如在图11(A)中，在X方向上分割为数据线驱动器100A和100B。此外，分别在各数据线驱动器100A、100B中，设置有彩色显示时的、R用子像素的数据线驱动单元、G用子像素的数据线驱动单元、B用子像素的数据线驱动单元。
针对于此，在图35的变形例中，在X方向上分割为100-R、100-G、100-B共三个数据线驱动器。此外，在数据线驱动器100-R中设置有多个R用子像素的数据线驱动单元110-R1、110-R2...，在数据线驱动器100-G中设置有多个G用子像素的数据线驱动单元110-G1、110-G2...。同样，在数据线驱动器100-B中设置有多个B用子像素的数据线驱动单元110-B1、110-B2...。
此外，在图35的变形例中，在1H期间内进行三次读出。例如，如果选择字线WL，则与此对应，数据线驱动器100-R锁存由RAM200输出的数据。由此，数据线驱动单元110-R锁存例如存储于存储器单元MCS31的数据。
此外，如果选择字线WL2，则与此对应，数据线驱动器100-G锁存由RAM 200输出的数据。由此，数据线驱动单元110-R1锁存例如存储于存储器单元MCS32的数据。
此外，如果选择字线WL3，则与此对应，数据线驱动器100-B锁存由RAM 200输出的数据。由此，数据线驱动单元110-B1锁存例如存储于存储器单元MCS33的数据。
关于存储器单元组MCS34、MCS35、MCS36也和上述内容相同，如图35所示，分别存储于数据线驱动单元110-R2、110-G2、110-B2的任何一个中。
图36示出该三次读出动作的时序图。在图36的D1的时刻选择字线WL1，在D2的时刻、数据线驱动器100-R锁存来自RAM 200的数据。由此，如上所述地通过字线WL1的选择而输出的数据被锁存于数据线驱动器100-R中。
此外，在D3时刻选择字线WL2，在D4时刻、数据线驱动器100-G锁存来自RAM 200的数据。由此，如上所述地通过字线WL2的选择而输出的数据被锁存于数据线驱动器100-G中。
此外，在D5时刻选择字线WL3，在D6时刻、数据线驱动器100-B锁存来自RAM 200的数据。由此，如上所述地通过字线WL3的选择而输出的数据被锁存于数据线驱动器100-B中。
在如上所述地动作时，如图37所示，将数据存储在RAM 200的存储器单元MC中。例如，图37的数据R1-1表示R用子像素是六位的灰度时其中一位的数据，并且将其存储于例如一个存储器单元MC中。
例如，在图35的存储器单元组MCS31中，存储有数据R1-1～R1-6，在存储器单元组MCS32中，存储有数据G1-1～G1-6，在存储器单元组MCS33中，存储有数据B1-1～B1-6。同样，如图37所示，在存储器单元组MCS33～MCS36中存储有R2-1～R2-6、G2-1～G2-6、B2-1～B2-6。
例如，存储于存储器单元组MCS31～MCS33中的数据可以看作一个像素的数据，是用于驱动与存储器单元组MCS34～MCS36中存储的数据所对应的数据线不同的数据线的数据。这样，可以在RAM 200中沿Y方向依次写入各像素的数据。
此外，在设置于显示面板10的多条数据线中，例如先驱动R用子像素所对应的数据线，接着驱动G用子像素所对应的数据线，然后再驱动B用子像素所对应的数据线。由此，在1H期间内进行三次读出时，即使每一次读出时会产生迟延，因为驱动所有例如R用子像素所对应的数据线，所以由于迟延导致的未显示区域的面积减小。因此，可以缓和闪动等显示劣质化的问题。
5.本实施例的效果在本实施例中，如图19、20、21、24所示，在RAM 200内形成有多条屏蔽布线SHD2。由此，即使是在位线BL、/BL的上层形成第三电源供给布线GL，也可以实现正常的数据检测。由此，可以在RAM 200的上层布线各种信号线，例如可以灵活地进行例如显示驱动器20的电路块的布局。例如，可以经由RAM 200的上层向数据线驱动器100(广义上的显示存储器之外的电路)供给需要的灰阶电压。即、可以实现将显示驱动器20的缩小到极限的布局，达到削减制造成本的效果。
此外，如图19、20、21、24所示，屏蔽布线SHD2沿X方向延伸形成。因此，可以使用屏蔽布线SHD2作为供给电压VSS的电源供给布线，稳定地向各存储器单元MC供给电源。
此外，如图19、20、21、24所示，可以在未形成位线BL、/BL的区域的上层设置屏蔽布线非形成区域NSH，因此，可以放出在后续工序中在屏蔽布线SHD2的下层等产生的气体，实现提高成品率的效果。
此外，在如上所述的本实施例中，在1H期间内对RAM 200进行多次的读出。因此，可以如上所述地减少各字线的存储器单元MC的个数，或实现数据线驱动器100的分割化。例如可以通过调整1H期间的读出次数调整一字线对应的存储器单元MC的排列数，因此，可以适当调整RAM 200的X方向的长度RX和Y方向的长度RY。此外，可以通过调整1H期间的读出次数变更数据线驱动器100的分割数。
此外，可以容易地对应设置于作为对象的显示面板10的显示区域12中的数据线的数量，变更数据线驱动器100和RAM 200的块数，或者变更各数据线驱动器100和RAM 200的布局尺寸。因此，可以实现考虑装载于显示驱动器20的其他电路的设计，并削减显示驱动器20的设计成本。例如，作为对象的显示面板100中有变更，只变更数据线的条数时，存在数据线驱动器100和RAM 200作为主要变更对象的情况。在这种情况下，在本实施例中，因为可以灵活地设计数据线驱动器100和RAM 200的布局，所以，可以在其他电路中沿用原有的程序库。因此，在本实施例中，可以有效利用有限的空间，削减显示驱动器20的设计成本。
此外，在本实施例中，因为在1H期间内进行多次读出，所以，相对于如图25(A)所示由读出放大器SSA输出M位的数据的RAM200，可以在Y方向设置M×2个存储器单元MC。由此，可以效率良好地排列存储器单元MC，从而可以缩小芯片的面积。
此外，在图8的比较例的显示驱动器24中，因为字线WL非常长，所以，为了来自RAM 205的数据读出的迟延不会导致分散，需要一定程度的电力。此外，因为字线WL非常长，各字线WL所连接的存储器单元的数量也增大，从而寄生在字线WL中的电容量增大。针对于该寄生电容量的增大，可以通过分割字线WL进行控制，但是，需要另外设置用于该用途的电路。
针对于此，在本实施例中，例如如图11(A)所示字线WL1、WL2等沿Y方向延伸形成，与比较例的字线WL相比，其每一个的长度非常短。因此，选择一次字线WL1所需要的电力减少。由此，即使是在1H期间内进行多次读出的情况下，也可以防止耗电量的增大。
此外，如图3(A)所示，例如设置4BANK RAM 200时，在RAM 200中进行如图11(B)所示的选择字线的信号、锁存信号SLA、SLB的控制。这些信号可以由例如4BANK的各个RAM 200共同使用。
具体地说，例如如图10所示，向数据线驱动器100-1～100-4供给相同的数据线控制信号SLC(数据线驱动器用控制信号)，向数据线驱动器200-1～200-4供给相同的字线控制信号RAC(RAM用控制信号)。数据线控制信号SLC例如包括如图11(B)所示的锁存信号SLA、SLB，RAM用控制信号RAC包括如图11(B)所示的用于选择字线的信号。
由此，在各自的BANK上以RAM 200的字线相同的方式进行选择，供给数据线驱动器100的锁存信号SLA、SLB等同样地下降。即、在1H期间中，选择某RAM 200的字线的同时，也同时选择其他RAM 200的字线。这样，多个数据线驱动器100可以正常地驱动多条数据线。
如上所述，对本发明的实施例进行了详细的说明，但是，本领域的技术人员可以很容易地理解到，只要不实质脱离本发明的申请事项和效果，还存在很多变形例。因此，这样的变形例可以全部包含于本发明的范围内。例如在说明书或附图中，至少一次和更广义或同义的不同用语同时记载的用语，可以在说明书或附图的任何地方，替换为该不同用语。
此外，在本实施例中，使设置于显示驱动器20内的多个RAM200可以存储例如一显示画面的图像数据，但是，并不仅限于此。
相对于显示面板10设置k(k是大于等于2的整数)个显示驱动器，可以使k个显示驱动器中的各个显示驱动器存储一显示画面的图像数据的(1/k)。在这种情况下，一显示画面的数据线DL的总条数为DLN时，k个显示驱动器中的每一个分担驱动的数据线条数为(DLN/k)条。
附图标记说明10 显示面板20 显示驱动器(集成电路装置)100 数据线驱动器块(显示存储器以外的电路)200 RAM块240、242字线控制电路BL、/BL 位线DL 数据线GL 第三电源供给布线MC 存储器单元NSH 保护用布线非形成区域SHD1、SHD2、SHD3位线保护用布线VDD 第二电源电压VDDL 第二电源供给布线VSS 第一电源电压VSSL1、VSSL2第一电源供给布线WL 字线
权利要求
1.一种集成电路装置，包括用于存储在显示面板上进行显示的至少一部分数据的显示存储器，所述显示面板包含多条扫描线和多条数据线，所述集成电路装置的特征在于所述显示存储器包括多条字线、多条位线、多个存储器单元，在形成有所述多条位线的金属布线层上，形成有用于向所述多个存储器单元供给第一电源电压的多条第一电源供给布线，在形成有所述多条字线的金属布线层上，形成用于向所述多个存储器单元供给电压高于所述第一电源电压的第二电源电压的第二电源供给布线，在所述多条字线的上层形成有所述多条位线，在所述多条位线的上层形成有多条位线保护用布线，所述多条位线的各条位线和所述多条位线保护用布线的各条位线保护用布线包括在俯视图上相互重叠的区域，在所述多条位线保护用布线的上层形成有第三电源供给布线，所述第三电源供给布线用于向设置于所述集成电路装置的电路中的所述显示存储器之外的电路供给电压高于所述第二电源电压的第三电源电压。
2.根据权利要求1所述的集成电路装置，其特征在于所述多个存储器单元的各个存储器单元具有短边和长边，在所述多个存储器单元的各个存储器单元中，所述多条位线沿着第一方向形成，所述多条字线沿着第二方向形成，所述第一方向是在所述多个存储器单元的所述长边上延伸的方向；所述第二方向是在所述多个存储器单元的所述短边上延伸的方向。
3.根据权利要求2所述的集成电路装置，其特征在于在形成有所述多条第一电源供给布线的区域的上层设置有未形成所述多条位线保护用布线的保护用布线非形成区域。
4.根据权利要求3所述的集成电路装置，其特征在于所述保护用布线非形成区域沿所述第一方向延伸形成。
5.根据权利要求2至4中任一项所述的集成电路装置，其特征在于所述多条第一电源供给布线的各条电源供给布线沿所述第一方向延伸形成，在所述多个存储器单元的各个存储器单元中，由所述多条位线中的两条位线构成的位线对以被所述多条第一电源供给布线中的两条第一电源供给布线夹着的状态进行配置。
6.根据权利要求5所述的集成电路装置，其特征在于所述多条位线保护用布线沿所述第一方向延伸形成，在所述多个存储器单元的各个存储器单元中，所述多条位线保护用布线中的一条在所述第二方向上的两端部包含在俯视图上与所述两条第一电源供给线相互重叠的区域。
7.根据权利要求2至5中任一项所述的集成电路装置，其特征在于所述多条位线保护用布线的各条位线保护用布线沿所述第一方向延伸形成。
8.根据权利要求3所述的集成电路装置，其特征在于所述多条位线保护用布线的各条位线保护用布线沿所述第二方向延伸形成。
9.根据权利要求8所述的集成电路装置，其特征在于所述保护用布线非形成区域沿所述第二方向延伸形成。
10.根据权利要求1至9中任一项所述的集成电路装置，其特征在于在所述多条位线保护用布线上供给所述第一电源电压。
11.根据权利要求1至10中任一项所述的集成电路装置，其特征在于所述多条位线保护用布线与所述第一电源供给布线电连接。
12.一种电子设备，其特征在于包括根据权利要求1至11中任一项所述的集成电路装置；以及显示面板。
13.根据权利要求12所述的电子设备，其特征在于所述集成电路装置安装在形成有所述显示面板的基板上。
14.根据权利要求13所述的电子设备，其特征在于所述集成电路装置安装在形成有所述显示面板的基板上，以使所述集成电路装置的所述多条字线平行于在所述显示面板上设置的所述多条数据线延伸的方向。
全文摘要
本发明提供可灵活进行电路配置，并能实现效率良好的布局的集成电路装置及包含该集成电路装置的电子设备。其中，集成电路装置包括显示存储器，在形成有多条位线BL、/BL的金属布线层ALC上形成向多个存储器单元MC供给第一电源电压VSS的多条第一电源供给布线VSSL1、VSSL2，在形成有多条字线WL的金属布线层ALB上形成向多个存储器单元MC供给电压高于第一电源电压VSS的第二电源电压VDD的第二电源供给布线VDDL，在多条位线BL、/BL的上层形成多条位线保护用布线SHD1，多条位线的各条和多条位线保护用布线的各条包括在俯视图上相互重叠的区域，在多条位线保护用布线的上层形成向显示存储器之外的电路供给电压高于所述第二电源电压的第三电源电压的第三电源供给布线GL。
文档编号H01L23/522GK1893064SQ200610091109
公开日2007年1月10日 申请日期2006年6月30日 优先权日2005年6月30日
发明者小平觉, 井富登, 河口秀次, 熊谷敬, 石山久展, 前川和广 申请人:精工爱普生株式会社