专利名称：互补金属氧化物半导体器件及其制法，及存储器的制作方法
技术领域：
本发明涉及一种互补金属氧化物半导体(CMOS)器件及其制造方法，以及具有所述CMOS器件的存储器，更具体而言，涉及一种鳍式(fin)场效应晶体管(FET)CMOS器件及其制造方法，以及具有所述鳍式FET CMOS器件的存储器。
背景技术：
随着工业技术的发展，引入了具有很多功能的各种小型电子产品。这些电子产品包括适于这些功能的半导体器件。半导体器件的实例为晶体管、存储器、逻辑器件等。
随着Internet技术的迅速发展，在市场上可以买到各种能够访问Internet的电子产品，因此，用户所能接触的有用信息的量也迅速提高。能够存储更多数据并且能够即时处理数据的小型电子产品需要量很大。因此，能够在这些电子产品中使用的半导体器件的开发正在逐渐增强。
半导体器件的最终目标是提高集成度、加快运行速度和降低功耗。在半导体存储器件为存储器时，可以增加对数据非易失性和记录与擦除操作简易性的保证。
已经引入了各种半导体器件和电子产品。
CMOS器件是一种能够克服包括P型晶体管和N型晶体管在内的晶体管的缺点的器件。CMOS器件可以采用常规半导体制造工艺制造，并且具有低功耗。CMOS器件的运行速度大约是N型晶体管和P型晶体管运行速度的平均值。
CMOS器件的这些特性使其广泛应用于半导体器件当中。例如，静态随机存取存储器(SRAM)包括两个上拉(pull-up)晶体管、两个下拉(pull-down)晶体管和两个通道(pass)晶体管。在这样的SRAM中，一个上拉晶体管和一个下拉晶体管具有CMOS结构。
常规CMOS器件包括在单个基础衬底的不同位置上形成的P型晶体管和N型晶体管。也就是说，P型晶体管形成于N型晶体管旁边。因此，与在基础衬底上形成N型晶体管和P型晶体管之一的情况相比，CMOS器件在基础衬底上占据了更宽的区域。
SRAM能够以高速运行并且降低功耗。但是，由于CMOS器件在基础衬底上占据了较宽区域，因而在提高集成度上受到限制。
发明内容
本发明提供了一种能够提高集成度的鳍式FET CMOS器件。
本发明还提供了一种制造鳍式FET CMOS器件的方法。
本发明还提供了一种具有所述鳍式FET CMOS器件的存储器。
根据本发明的一方面，提供了一种CMOS器件，其包括衬底；设置在衬底上的n型晶体管；设置在n型晶体管上的层间绝缘层；以及在所述层间绝缘层上设置的p型晶体管，其中，所述n型晶体管和p型晶体管具有公共栅极绝缘层和鳍式栅极。
所述n型晶体管的源极和p型晶体管的漏极可以连接至导电塞，所述n型晶体管的源极接地。可以在包括所述层间绝缘层和p型晶体管的源极的叠层结构中形成暴露n型晶体管的源极的接触孔，可以以间隔体覆盖接触孔的内侧表面，并以导电塞填充位于间隔体之内的接触孔。
所述n型和p型晶体管的源极和漏极可以具有LDD(轻掺杂漏极)结构。
所述p型晶体管的源极和漏极的掺杂浓度可以比所述n型晶体管的源极和漏极的掺杂浓度高至少一个数量级。
所述间隔体可以由氮化物层形成。
可以在具有(100)晶面的第一半导体层上形成n型晶体管。
可以在具有(110)晶面的第二半导体层上形成p型晶体管。
所述衬底可以是绝缘体上硅(SOI)衬底。
根据本发明的另一方面，提供了一种制造CMOS器件的方法，包括依次叠置第一半导体层、层间绝缘层和第二半导体层；在一部分第二半导体层内形成掩模；依次蚀刻第二半导体层的暴露部分和设置在所述暴露部分之下的层间绝缘层和第一半导体层；去除所述掩模；依次形成栅极绝缘层和具有鳍部的栅极，所述栅极绝缘层完全覆盖所述第二半导体层、层间绝缘层和第一半导体层的暴露部分；在所述第一半导体层上形成第一和第二n掺杂区域，其通过所述鳍部相互隔开；在所述第二半导体层上形成第一和第二p掺杂区域，其通过所述鳍部相互隔开；在所述鳍部的侧面上形成栅极分隔体；采用栅极分隔体作为掩模，分别在第一和第二n掺杂区域内形成第一和第二n+掺杂区域；以及采用栅极分隔体作为掩模在第一和第二p掺杂区域内形成第一和第二p+掺杂区域。
第一半导体层可以由具有(100)晶面的硅层形成。第二半导体层可以由具有(110)晶面的硅层形成。
可以利用剥离方法形成鳍式栅极。
可以以预定角度通过倾斜掺杂n型导电杂质离子形成所述第一和第二n+掺杂区域。所述预定角度可以是30°。
所述第一和第二p掺杂区域的掺杂浓度可以比所述第一和第二n掺杂区域的掺杂浓度高至少一个数量级。所述第一和第二p+掺杂区域的掺杂浓度可以比所述第一和第二n+掺杂区域的掺杂浓度高至少一个数量级。
所述方法还可以包括在衬底上形成第二层间绝缘层，以覆盖所述第二半导体层、层间绝缘层、第一半导体层、鳍式栅极和栅极间隔体；在叠层结构中形成暴露所述第二n+掺杂区域的接触孔，所述叠层结构具有所述第二层间绝缘层、第二半导体层和层间绝缘层。以导电塞填充所述接触孔；在所述第二层间绝缘层内形成暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔；以导电塞填充暴露所述第一p+掺杂区域和栅极的接触孔；在叠层结构中形成暴露所述第一n+掺杂区域的接触孔，所述叠层结构具有所述第二层间绝缘层、第二半导体层和层间绝缘层；形成间隔体，以覆盖暴露所述第一n+掺杂区域的接触孔的内表面；以及以导电塞填充位于所述间隔体之内的接触孔。
所述方法还可以包括在衬底上形成第二层间绝缘层，以覆盖所述第二半导体层、层间绝缘层、第一半导体层、鳍式栅极和栅极间隔体；在叠层结构中形成暴露所述第二n+掺杂区域的第一接触孔和暴露所述第一n+掺杂区域的第二接触孔，所述叠层结构具有所述第二层间绝缘层、第二半导体层和层间绝缘层；在第二接触孔受到掩模掩盖的状态下以导电塞填充所述第一接触孔；在第二接触孔不受掩模掩盖的状态下，形成间隔体，以覆盖所述第二接触孔的内表面；以导电塞填充位于所述间隔体之内的第二接触孔；在所述第二层间绝缘层内形成暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔；以及以导电塞填充暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔。
所述间隔体可以由氮化物层形成。
根据本发明的另一方面，提供了一种SRAM，其包括依次叠置的至少一个p型上拉晶体管和至少一个n型下拉晶体管，其间插入层间绝缘层，所述p型上拉晶体管和n型下拉晶体管具有公共栅极绝缘层和鳍式栅极。
所述n型下拉晶体管可以由具有(100)晶面的硅层形成。所述p型上拉晶体管可以由具有(110)晶面的硅层形成。
所述p型上拉晶体管的源极和漏极的掺杂浓度比所述n型下拉晶体管的源极和漏极的掺杂浓度高至少一个数量级。
所述p型上拉晶体管的漏极区和所述n型下拉晶体管的漏极区可以通过导电塞相互连接。
可以在包括所述p型上拉晶体管的源极区和层间绝缘层的叠层结构中形成暴露n型下拉晶体管的源极的接触孔，可以以间隔体覆盖接触孔的内侧表面，并以导电塞填充位于间隔体之内的接触孔。所述间隔体可以由氮化物层形成。
可以在所述p型上拉晶体管上设置第二层间绝缘层，在所述第二层间绝缘层内形成暴露所述p型上拉晶体管的源极区的接触孔和暴露所述鳍式栅极的接触孔，以导电塞填充所述接触孔。
根据本发明，能够获得具有足够集成度的CMOS器件和半导体存储器。
通过参考附图详细描述其示范性实施例，本发明的以上和其他特征和益处将变得更加显见，附图中图1为根据本发明实施例的鳍式FET CMOS器件的透视图；图2到图4是图1中的鳍式FET CMOS器件的平面图，其中沿不同方向划切割线；图5是沿图2中的5-5′线得到的截面图；图6是沿图3中的6-6′线得到的截面图；图7是沿图4中的7-7′线得到的截面图；
图8是在图2到图4中的任何一个当中沿8-8′线得到的截面图；图9到图12是说明图1中的CMOS器件的制造方法的透视图；图13到图25是说明图1中的CMOS器件的制造方法的截面图；以及图26是具有图1所示的鳍式FET CMOS器件的SRAM的电路图。
具体实施例方式
在下文中，将参照附图对鳍式FET CMOS器件及其制造方法，以及具有鳍式FET CMOS器件的存储器进行详细说明。在附图中，为了清晰起见夸大了层和区域的厚度。
首先，将说明根据本发明实施例的鳍式FET CMOS器件(下文称为本发明的鳍式FET CMOS)。
图1为根据本发明实施例的鳍式FET CMOS器件的透视图。
参考图1，在半导体衬底(未示出)上设置缓冲层40。缓冲层40可以是氧化硅层(SiO2)。在缓冲层40上设置第一半导体层42。第一半导体层42可以是具有(100)晶面的硅层。第一半导体层42可以具有50nm的厚度Tn。第一半导体层42的厚度Tn可以随组成材料的不同而不同。第一半导体层42包括第一和第二杂质区42a和42b，以及第一沟道区(未示出)。第一和第二杂质区42a和42b掺有n型导电杂质。第一和第二杂质区42a和42b中的一个是源极区，另一个是漏极区。在第一杂质区42a和第二杂质区42b之间设置第一沟道区。采用栅极48的鳍部48b覆盖第一沟道区的侧面。栅极48的鳍部48b具有大约30nm的厚度48W。第一半导体层42的宽度从第一和第二杂质区42a和42b向第一沟道区变窄。
在第一半导体层42上设置与第一半导体层42形状相同的层间绝缘层44。层间绝缘层44可以是氧化硅层。在第一沟道区上形成的层间绝缘层44的侧面也受到栅极48的鳍部48b的覆盖。在层间绝缘层44上设置与第一半导体层42形状相同的第二半导体层46。第二半导体层46可以是具有(110)晶面的硅层。第二半导体层46可以具有大约50nm的厚度Tp。第二半导体层46的厚度Tp可以随组成材料的不同而不同。第二半导体层46包括第三和第四杂质区46a和46b，以及第二沟道区(未示出)。在第一半导体层42的第一沟道区上设置第二沟道区。所暴露的第一半导体层42的整个表面(侧面和顶面)由栅极48的鳍部48b覆盖。第三和第四杂质区46a和46b掺有p型导电杂质。第三和第四杂质区46a和46b中的一个是源极区，另一个是漏极区。与第一半导体层42相似，第二半导体层46的宽度从第三和第四杂质区46a和46b向第二沟道区变窄。
相对于第一和第二沟道区的垂直方向形成栅极48的鳍部48b。鳍部48b垂直于第一沟道区的侧面，以及第二沟道区的侧面和顶面。鳍部48b从栅极48的接触区48a以鳍状延伸。栅极48的接触区48a在相对于第一和第二沟道区的垂直方向上远宽于鳍部48b。附图标记56表示向接触区48a施加栅极电压VG的区域。
尽管在图1中未示出，但是在第一和第二沟道区中、第一和第二沟道区与鳍部48b之间的区域设置了栅极绝缘层。因此，实际上是栅极绝缘层与第一和第二沟道区的暴露表面以及处于层间绝缘层44的第一和第二沟道区之间的区域接触。同样地，尽管在图1中未示出，但是，在栅极48的鳍部48b、第一半导体层42、层间绝缘层44以及第二半导体层46内设置了栅极间隔体。栅极间隔体防止了栅极48的鳍部48b与第一和第二半导体层42和46相互接触。而且，在CMOS形成过程中，栅极间隔体用于在轻掺杂漏极(DLL)结构中形成第一和第二半导体层的第一到第四杂质区42a、42b、46a和46b。
考虑具有第一和第二半导体层42和46以及栅极48的鳍部48b的结构，栅极48的鳍部48b能够根据施加到栅极48的接触区48a上的电压，控制通过第一半导体层42的第一沟道区的载流子，以及通过第二半导体层46的第二沟道区的载流子。
考虑第一和第二半导体层42和46与栅极48的鳍部48b之间的关系，将第一半导体层42和栅极48的鳍部48b之间配置为N型鳍式FET，将第二半导体层46和栅极48的鳍部48b之间配置为P型鳍式FET。
同时，在第二半导体层46内形成第一和第二接触孔h1和h2。分别在第四杂质区46b和第三杂质区46a内形成第一接触孔h1和第二接触孔h2。而且，将电源电压(VDD)施加区域54连同第二接触孔h2一起设置在第二半导体层46的第三杂质区46a内。第二接触孔h2与VDD施加区域54隔开。
尽管为了方便起见，在图1中没有示出覆盖第二半导体层46的第二层间绝缘层，但是在实际制造过程中采用第二层间绝缘层覆盖第二半导体层46和栅极48。在这种情况下，如图5到图7所示，通过在第二层间绝缘层内形成的接触孔暴露VDD施加区域54和施加栅极电压VG的区域。采用预定导电塞(conductive plug)填充这一接触孔。
在第二半导体层46内形成的第一和第二接触孔h1和h2穿过层间绝缘层44。通过第一接触孔h1暴露第一半导体层42的第二杂质区42b，通过第二接触孔h2暴露第一杂质区42a。采用第一导电塞58填充第一接触孔h1。以间隔体50覆盖第二接触孔h2的内表面，即通过第二接触孔h2暴露的层间绝缘层44和第二半导体层46的表面。间隔体50可以是氮化物层。以第二导电塞52填充位于间隔体50之内的第二接触孔h2。间隔体50防止第二导电塞52和第二半导体层46相互接触。输出电压VOUT通过第一导电塞58输出。将第二导电塞52接地。以这种方式，根据本发明的CMOS器件包括依次叠置并且具有鳍式结构的N型晶体管和P型晶体管。图2到图4是根据本发明实施例的CMOS器件的平面图，其中沿不同方向划切割线。
图2到图4的平面图所示的内容是以第二半导体层46和栅极48覆盖了第二层间绝缘层为前提的。
参考图2到图4，第二半导体层46的第三和第四杂质区的宽度朝着设置在栅极48的鳍部48b之下的第二半导体层46的第二沟道区变窄。从栅极48的鳍部48b到第三和第四杂质区46a和46b的宽度开始变窄的位置之间的距离D1可以是50nm或更大。
由于第一半导体层42具有与第二半导体层46相同的形状，因此，能够将第二半导体层46的结构特性应用到第一半导体层42上。
图5是在与第一接触孔h1相交的方向上沿5-5′线得到的截面图。
参考图5，第一半导体层42的第一和第二杂质区42a和42b具有LDD结构。第一杂质区42a包括第一n+掺杂区域42a1和第一n掺杂区域42a2。第一杂质区42a的绝大部分为第一n+掺杂区域42a1。第一n掺杂区域42a2设置在栅极分隔体GS之下。第二杂质区42b包括第二n+掺杂区域42b1和第二n掺杂区域42b2。第二杂质区42b的绝大部分为第二n+掺杂区域42b1。第二n掺杂区域42b2设置在栅极分隔体GS之下。
而且，第二半导体层46的第三和第四杂质区46a和46b也具有LDD结构。第三杂质区46a包括第一p+掺杂区域46a1和第一p掺杂区域46a2。第一p掺杂区域46a2设置在栅极分隔体GS之下。第四杂质区46b包括第二p+掺杂区域46b1和第二p掺杂区域46b2。第四杂质区46b的绝大部分为第二p+掺杂区域46b1。第二p掺杂区域46b2设置在栅极分隔体GS之下。
此外，栅极绝缘层47设置在第一和第二p掺杂区域46a2和46b2，以及位于其间的第二半导体层46上。栅极绝缘层47可以是氧化硅层(SiO2)。栅极48的鳍部48b和覆盖鳍部48b的侧面的栅极分隔体GS设置在栅极绝缘层47上。以第二层间绝缘层60覆盖围绕栅极分隔体GS的第二半导体层46。第二层间绝缘层60可以是氧化硅层。
可以从图5中看出，第一接触孔h1形成于包括第二层间绝缘层60、第四杂质区域46b和层间绝缘层44的叠层结构中。如上所述，通过第一接触孔h1暴露第二n+掺杂区域42b1，即第一半导体层42的第二杂质区42b。采用第一导电塞58填充第一接触孔h1。因此，N型鳍式晶体管的第二杂质区42b和P型鳍式晶体管的第四杂质区46b通过第一导电塞58互相连接。
图6是沿与第一接触孔h1和VDD施加区域54相交的方向，从图3中的6-6′线获得的截面图。
参考图6，在覆盖第二半导体层46的第二层间绝缘层60内形成第三接触孔h3。通过第三接触孔h3暴露第二半导体层46的第三杂质区46a的第一p+掺杂区域46a1。
参考图3和图6，可以看出通过第三接触孔h3暴露的第一p+掺杂区域46a1为VDD施加区域54。采用第三导电塞55填充第三接触孔h3。
图7为沿与第一和第二接触孔h1和h2相交的方向，从图4的7-7′线得到的截面图。
参考图7，在包括第二层间绝缘层60、第二半导体层46和层间绝缘层44的叠层结构中形成暴露第一n+掺杂区域42a1，即第一半导体层42的第一杂质区42a的第二接触孔h2。而且，第二接触孔h2的内侧表面由间隔体50覆盖。以第二导电塞52填充位于间隔体50之内的第二接触孔h2。第一半导体层42通过第二导电塞52接地。
图8是沿横断栅极48的方向，从图2到图4中的任何一个中的8-8′线得到的截面图。
参考图2和图8，附图标记42c表示第一半导体层42的第一和第二杂质区42a和42b之间的第一沟道区，附图标记46c表示第二半导体层46的第三和第四杂质区46a和46b之间的第二沟道区。而且，第一沟道区42c、层间绝缘层44和第二沟道区46c依次叠置。第一沟道区42c的侧面以及第二沟道区46c的侧面和顶面由栅极绝缘层47覆盖。以栅极48的鳍部48b覆盖栅极绝缘层47。相对于第一和第二沟道区42c和46c，垂直形成栅极48的鳍部48b。
现在，将对根据本发明实施例的鳍式FET CMOS器件的制造方法予以说明。
参考图9，制备SOI衬底S1，其包括硅衬底38和在硅衬底38的顶部叠置的缓冲层40。在缓冲层40上依次叠置第一半导体层42、层间绝缘层44和第二半导体层46。第一半导体层42可以由具有(100)晶面的硅层形成。第二半导体层46可以由具有(110)晶面的硅层形成。而且，层间绝缘层44可以由氧化硅层形成。可以形成大约50nm厚的第一和第二半导体层42和46。可以改变各层的厚度。在形成第二半导体层46之后，以图1中的图案，在第二半导体层46上形成界定第二半导体层46的光致抗蚀剂图案70。利用光致抗蚀剂图案70作为蚀刻掩模，依次对第二半导体层46、层间绝缘层44和第一半导体层42蚀刻。执行蚀刻直至暴露缓冲层40。图10示出了所得结构。然后，在蚀刻之后，去除了光致抗蚀剂图案70。图11中示出了去除光致抗蚀剂图案70之后的所得结构。
参考图12，在缓冲层40上形成鳍式栅极48，以覆盖将被用作第一半导体层42和第二半导体层46内的沟道区的部分的整个暴露表面。鳍式栅极48包括向其上施加栅极电压的接触区48a和从接触区48a以鳍状延伸的鳍部48b。这里，在将被用作第一和第二半导体层42和46的沟道区的部分内垂直形成鳍部48b。而且，形成预定宽度48W的鳍部48b，例如30nm。以鳍部48b覆盖将被用作第一和第二半导体层42和46内的沟道区的部分的整个暴露表面。可以采用剥离法或光刻法形成鳍式栅极48。鳍式栅极48可以由金属形成。
同时，在形成鳍式栅极48之前，在鳍部48b和第一半导体层42以及第二半导体层46和层间绝缘层44之间形成栅极绝缘层(未示出)。栅极绝缘层可以由具有高介质常数的材料形成。
现在将参照图13对CMOS器件的制造方法予以说明。图13是沿图12的I-I′得到的截面图。
参考图13，在形成鳍部48b之后，在第一半导体层42上形成第一n掺杂区域42a2和第二n掺杂区域42b2。通过掺杂n型导电杂质，例如磷(P)离子，形成第一和第二n掺杂区域42a2和42b2。这里，沿与鳍部48b平行的方向，可以以相对于第二半导体层46的顶面的预定角度倾斜掺杂n型导电杂质。所述预定角度可以是30°。在图12中，第一箭头A1表示倾斜掺杂的n型导电杂质。位于第一半导体层42的鳍部48b之下的区域变成了第一沟道区42c。
参考图14，在第二半导体层46内形成第一p掺杂区域46a2和第二p掺杂区域46b2。通过掺杂p型导电杂质，例如硼(B)离子，形成第一和第二p掺杂区域46a2和46b2。在图12中，第二箭头A2表示向第二半导体层46的顶面内倾斜掺杂的p型导电杂质。位于第二半导体层46的鳍部48b之下的区域变成了第二沟道区46c。
在形成掺杂区域的过程中，第一和第二p掺杂区域46a2和46b2的掺杂浓度可以比第一和第二n掺杂区域42a2和42b2高1个数量级。
参考图15，在鳍部48b的侧面上形成栅极分隔体GS。在形成覆盖鳍部48b的绝缘层之后，在绝缘层上执行各向异性干刻蚀，以形成栅极分隔体GS。
参考图16，在形成栅极分隔体GS之后，采用鳍部48b和栅极分隔体GS作为掩模在第一n掺杂区域42a2内形成第一n+掺杂区域42a1。之后，在第二n掺杂区域42b2内形成第二n+掺杂区域42b1。与第一和第二n掺杂区域42a2和42b2类似，可以通过以相对于第二半导体层46的顶面的预定角度向第一半导体层42内倾斜掺杂n型导电杂质形成第一和第二n+掺杂区域42a1和42b1。所述预定角度可以是30°。在形成第一和第二n+掺杂区域42a1和42b1的离子掺杂操作中，向所有区域内掺杂n型导电杂质，设置在位于第一和第二n掺杂区域42a2和42b2之间的栅极间隔体GS之下的区域除外。因此，除了设置在栅极分隔体GS之下的区域以外的所有区域都变成了第一和第二n+掺杂区域42a1和42b1。因此，在形成第一和第二n+掺杂区域之后，第一和第二n掺杂区域42a2和42b2只限于设置在栅极分隔体GS之下的狭窄区域。第一和第二n+掺杂区域42a1和42b1的掺杂浓度可以高于第一和第二n掺杂区域的掺杂浓度。
以这种方式，在第一半导体层42内形成具有LDD结构的第一和第二杂质区42a和42b。而且，在第一和第二杂质区42a和42b之间形成第一沟道区42c。
参考图17，在第一半导体层42内形成第一和第二杂质区42a和42b之后，在第二半导体层46内形成第一和第二p+掺杂区域46a1和46b1。第一和第二p+掺杂区域46a1和46b1的掺杂浓度高于第一和第二p掺杂区域46a2和46b2的掺杂浓度。而且，第一和第二p+掺杂区域46a1和46b1的掺杂浓度可以比第一和第二n+掺杂区域42a1和42b1高1个数量级。在形成第一和第二p+掺杂区域46a1和46b1的离子掺杂操作中，向第一和第二p掺杂区域46a2和46b2的所有区域内掺杂p型导电杂质，设置在栅极间隔体GS之下的区域除外。因此，在形成第一和第二p+掺杂区域46a1和46b1的离子掺杂操作之后，第一和第二p掺杂区域46a2和46b2的绝大部分变成第一和第二p+掺杂区域46a1和46b1，第一和第二p掺杂区域46a2和46b2只限于设置在栅极分隔体GS之下的狭窄区域。
在形成第一和第二p+掺杂区域46a1和46b1的过程中，在第二半导体层46内自然形成具有LDD结构的第三和第四杂质区46a和46b。在第三和第四杂质区46a和46b之间形成被鳍部48b覆盖的第二沟道区46c。第三杂质区46a包括第一p掺杂区域46a2和第一p+掺杂区域46a1，第四杂质区域46b包括第二p掺杂区域46b2和第二p+掺杂区域46b1。
参考图18，形成第二层间绝缘层60，以覆盖第二半导体层46和鳍部48b。第二层间绝缘层60可以由氧化硅层形成。在第二层间绝缘层60上形成界定一部分第四杂质区46b，即一部分第二p+掺杂区域46b1的光致抗蚀剂图案80。利用光致抗蚀剂图案80作为蚀刻掩模，依次对第二层间绝缘层60、第二半导体层46和层间绝缘层44蚀刻。实施蚀刻直至暴露第一半导体层42的第二n+掺杂区域42b1。之后，去除光致抗蚀剂图案80。作为蚀刻结果，如图19所示，在包括第二层间绝缘层60、第二半导体层46和层间绝缘层44的叠层结构中形成第一接触孔h1。通过第一接触孔h1暴露第一半导体层42的第二杂质区42b。
参考图20，采用第一导电塞58填充第一接触孔h1。参考图21，在第二层间绝缘层60内形成第三接触孔h3，以暴露第二半导体层46的第三杂质区46a。可以采用与第一接触孔h1相同的操作形成第三接触孔h3。参考图22，采用第三导电塞55填充第三接触孔h3。
参考图23，在包括第二层间绝缘层60、第二半导体层46和层间绝缘层44的叠层结构中形成暴露第一p+掺杂区域42a1，即一部分第一杂质区42a的第二接触孔h2。可以采用与第一接触孔h1相同的操作形成第二接触孔h2。
同时，由于第二接触孔h2的截面与第三接触孔h3的截面不同，因此，在用于说明第二接触孔h2的截面内没有示出第三接触孔h3。
现在将对第二接触孔h2的填充予以说明。
参考图24，以间隔体50覆盖通过第二接触孔h2的内侧表面暴露的层间绝缘层44、第二半导体层46和第二层间绝缘层60。间隔体50可以由绝缘层形成，例如氮化物层。参考图25，以第二导电塞52填充其中形成了间隔体50的第二接触孔h2的其余部分。出于间隔体50的原因，第二导电塞52仅连接至第一半导体层42的第一杂质区42a。
可以同时形成第一到第三接触孔h1到h3。但是，考虑第一和第二接触孔h1和h2的深度不同于第三接触孔h3的深度，可以同时形成第一和第二接触孔h1和h2，单独形成第三接触孔h3。由于第一接触孔h1的深度与第二接触孔h2的深度相等，因此可以同时形成，但是，由于填充接触孔的材料彼此不同，因此填充第一和第二接触孔h1和h2的操作可以不同。
现在，将对采用根据本发明实施例的CMOS器件的半导体存储器件予以说明。
图26是采用根据本发明实施例的CMOS器件的SRAM的电路图。
在图26中，第一晶体管T1是第一P型上拉晶体管，第二晶体管T2是第一n型下拉晶体管。第三晶体管T3是第二P型上拉晶体管，第四晶体管T4是第二n型下拉晶体管。而且，第五和第六晶体管T5和T6分别是第一和第二通道晶体管。第五和第六晶体管T5和T6均为n型晶体管。附图标记BL和WL分别表示位线和字线。
在图26的SRAM中，可以采用图1所示的CMOS器件替换第一和第二晶体管T1和T2和/或第三和第四晶体管T3和T4。在这种情况下，与第一和第二晶体管T1和T2和/或第三和第四晶体管T3和T4在衬底上沿水平方向分隔的情况相比，能够减小SRAM中第一和第二晶体管T1和T2和/或第三和第四晶体管T3和T4所占的面积。这提高了SRAM的集成度。
根据本发明，在对第二半导体层46掺杂之后，可以对第一半导体层42掺杂。而且，可以交换P型晶体管和N型晶体管的位置。此外，可以在图1的鳍式FET CMOS器件上叠置另一个鳍式FET CMOS器件。
如上所述，通过依次叠置均具有鳍式结构的N型晶体管和P型晶体管形成本发明的CMOS器件。在保持CMOS器件的优点的同时，形成CMOS器件的面积能够小于常规CMOS器件。因此，能够获得具有足够集成度的CMOS器件。而且，在以高速运行的同时，能够降低具有CMOS器件的存储器(例如SRAM)的功耗，并且能够提高集成度。
尽管已经参考其示范性实施例特别展示和描述了本发明，但是本领域的普通技术人员的将要理解，可以在其中做出多种形式和细节上的变化而不脱离由权利要求所限定的本发明的精神和范围。
权利要求
1.一种互补金属氧化物半导体器件，包括衬底；设置在所述衬底上的n型晶体管；设置在所述n型晶体管上的层间绝缘层；以及设置在所述层间绝缘层上的p型晶体管，其中，所述n型晶体管和p型晶体管具有公共栅极绝缘层和公共鳍式栅极。
2.如权利要求1所述的互补金属氧化物半导体器件，其中，所述n型晶体管的源极和所述p型晶体管的漏极连接至导电塞，所述n型晶体管的所述源极接地。
3.如权利要求2所述的互补金属氧化物半导体器件，其中，在包括所述层间绝缘层和所述p型晶体管的源极的叠层结构中形成暴露所述n型晶体管的源极的接触孔，以间隔体覆盖所述接触孔的内侧表面，并以导电塞填充位于所述间隔体之内的所述接触孔。
4.如权利要求1所述的互补金属氧化物半导体器件，其中，所述n型和p型晶体管的源极和漏极具有轻掺杂漏极结构。
5.如权利要求4所述的互补金属氧化物半导体器件，其中，所述p型晶体管的源极和漏极的掺杂浓度比所述n型晶体管的源极和漏极的掺杂浓度高至少一个数量级。
6.如权利要求3所述的互补金属氧化物半导体器件，其中，所述间隔体由氮化物层形成。
7.如权利要求1所述的互补金属氧化物半导体器件，其中，在具有(100)晶面的第一半导体层上形成所述n型晶体管。
8.如权利要求1所述的互补金属氧化物半导体器件，其中，在具有(110)晶面的第二半导体层上形成所述p型晶体管。
9.如权利要求1所述的互补金属氧化物半导体器件，其中，所述层间绝缘层的厚度大约为50nm。
10.如权利要求7所述的互补金属氧化物半导体器件，其中，所述第一半导体层为硅层，并且具有50nm的厚度。
11.如权利要求8所述的互补金属氧化物半导体器件，其中，所述第二半导体层为硅层，并且具有50nm的厚度。
12.如权利要求1所述的互补金属氧化物半导体器件，其中，所述栅极绝缘层大约30nm宽。
13.如权利要求1所述的互补金属氧化物半导体器件，其中，所述衬底为绝缘体上硅衬底。
14.一种制造互补金属氧化物半导体器件的方法，包括依次叠置第一半导体层、层间绝缘层和第二半导体层；在一部分所述第二半导体层中形成掩模；依次蚀刻所述第二半导体层的暴露部分和设置在所述暴露部分之下的所述层间绝缘层和所述第一半导体层；去除所述掩模；依次形成栅极绝缘层和具有鳍部的栅极，所述栅极绝缘层完全覆盖所述第二半导体层、所述层间绝缘层和所述第一半导体层的暴露部分；在所述第一半导体层上形成第一和第二n掺杂区域，其通过所述鳍部相互隔开；在所述第二半导体层上形成第一和第二p掺杂区域，其通过所述鳍部相互隔开；在所述鳍部的侧面上形成栅极分隔体；采用所述栅极分隔体作为掩模，分别在所述第一和第二n掺杂区域内形成第一和第二n+掺杂区域；以及采用所述栅极分隔体作为掩模在所述第一和第二p掺杂区域内形成第一和第二p+掺杂区域。
15.如权利要求14所述的方法，其中，所述第一半导体层由具有(100)晶面的硅层形成。
16.如权利要求14所述的方法，其中，所述第二半导体层由具有(110)晶面的硅层形成。
17.如权利要求15所述的方法，其中，所述第一半导体层的厚度大约为50nm。
18.如权利要求16所述的方法，其中，所述第二半导体层的厚度大约为50nm。
19.如权利要求14所述的方法，其中，所述栅极的鳍部的宽度大约为30nm。
20.如权利要求14所述的方法，其中，利用剥离方法形成所述鳍式栅极。
21.如权利要求14所述的方法，其中，以预定角度通过倾斜掺杂n型导电杂质离子形成所述第一和第二n掺杂区域。
22.如权利要求14所述的方法，其中，以预定角度通过倾斜掺杂n型导电杂质离子形成所述第一和第二n+掺杂区域。
23.如权利要求21所述的方法，其中，所述预定角度为30°左右。
24.如权利要求14所述的方法，其中，所述第一和第二p掺杂区域的掺杂浓度比所述第一和第二n掺杂区域的掺杂浓度高至少一个数量级。
25.如权利要求14所述的方法，其中，所述第一和第二p+掺杂区域的掺杂浓度比所述第一和第二n+掺杂区域的掺杂浓度高至少一个数量级。
26.如权利要求14所述的方法，还包括在所述衬底上形成第二层间绝缘层，以覆盖所述第二半导体层、所述层间绝缘层、所述第一半导体层、所述鳍式栅极和所述栅极间隔体；在叠层结构中形成暴露所述第二n+掺杂区域的接触孔，所述叠层结构具有所述第二层间绝缘层、所述第二半导体层和所述层间绝缘层；以导电塞填充所述接触孔；在所述第二层间绝缘层内形成暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔；以导电塞填充暴露所述第一p+掺杂区域和栅极的接触孔；在叠层结构中形成暴露所述第一n+掺杂区域的接触孔，所述叠层结构具有所述第二层间绝缘层、所述第二半导体层和所述层间绝缘层；形成间隔体，以覆盖暴露所述第一n+掺杂区域的接触孔的内表面；以及以导电塞填充位于所述间隔体之内的所述接触孔。
27.如权利要求26所述的方法，其中，所述间隔体由氮化物层形成。
28.如权利要求14所述的方法，还包括在所述衬底上形成第二层间绝缘层，以覆盖所述第二半导体层、所述层间绝缘层、所述第一半导体层、所述鳍式栅极和所述栅极间隔体；在叠层结构中形成暴露所述第二n+掺杂区域的第一接触孔和暴露所述第一n+掺杂区域的第二接触孔，所述叠层结构具有所述第二层间绝缘层、所述第二半导体层和所述层间绝缘层；在所述第二接触孔受到掩模掩盖的状态下以导电塞填充所述第一接触孔；在所述第二接触孔不受掩模掩盖的状态下，形成间隔体，以覆盖所述第二接触孔的内表面；以导电塞填充位于所述间隔体之内的所述第二接触孔；在所述第二层间绝缘层内形成暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔；以及以导电塞填充暴露所述第一p+掺杂区域的接触孔和暴露所述栅极的接触孔。
29.如权利要求28所述的方法，其中，所述间隔体由氮化物层形成。
30.如权利要求22所述的方法，其中，所述预定角度为30°左右。
31.一种静态随机存取存储器，包括依次叠置的至少一个p型上拉晶体管和至少一个n型下拉晶体管，其间插入层间绝缘层，所述p型上拉晶体管和所述n型下拉晶体管具有公共栅极绝缘层和鳍式栅极。
32.如权利要求31所述的静态随机存取存储器，其中，所述n型下拉晶体管由具有(100)晶面的硅层形成。
33.如权利要求31所述的静态随机存取存储器，其中，所述p型上拉晶体管由具有(110)晶面的硅层形成。
34.如权利要求31所述的静态随机存取存储器，其中，所述p型上拉晶体管的源极和漏极的掺杂浓度比所述n型下拉晶体管的源极和漏极的掺杂浓度高至少一个数量级。
35.如权利要求31所述的静态随机存取存储器，其中，所述p型上拉晶体管的漏极区和所述n型下拉晶体管的漏极区通过导电塞相互连接。
36.如权利要求31所述的静态随机存取存储器，其中，在包括所述p型上拉晶体管的源极区和所述层间绝缘层的叠层结构内形成暴露所述n型下拉晶体管的所述源极的接触孔，以间隔体覆盖所述接触孔的内表面，以导电塞填充所述间隔体之内的所述接触孔。
37.如权利要求36所述的静态随机存取存储器，其中，所述间隔体由氮化物层形成。
38.如权利要求31所述的静态随机存取存储器，其中，在所述p型上拉晶体管上设置第二层间绝缘层，在所述第二层间绝缘层内形成暴露所述p型上拉晶体管的源极区的接触孔和暴露所述鳍式栅极的接触孔，以导电塞填充所述接触孔。
全文摘要
提供了一种鳍式FET CMOS器件及其制造方法，以及具有所述鳍式FETCMOS器件的存储器。所述CMOS器件包括衬底；设置在所述衬底上的n型晶体管；设置在n型晶体管上的层间绝缘层；以及设置在所述层间绝缘层上的p型晶体管。所述n型晶体管和p型晶体管具有公共栅极绝缘层和鳍式栅极。
文档编号H01L21/822GK1893079SQ20061010011
公开日2007年1月10日 申请日期2006年6月28日 优先权日2005年6月28日
发明者玄在雄, 朴允童, 金元柱, 边成宰 申请人:三星电子株式会社