专利名称：具有高质量因素的集成电路螺旋电感的制作方法
技术领域：
本发明总的关于一种利用半导体工艺技术所形成的螺旋电感，特别涉及 应用于射频集成电路的具有高质量因素的集成电路螺旋电感。
背景技术：
请参阅图1以及图2所示，其中图1是己知应用于射频集成电路的螺旋 电感俯视示意图，图2是沿图1中a-a'线的剖面图。 一般而言，射频集成电 路1是在基材101上形成六层交错堆叠排列的绝缘层及金属层，由上而下观 之，依次是第一绝缘层102、第一金属层103、第二绝缘层104、第二金属层 105、第三绝缘层106、第三金属层107、第四绝缘层108、第四金属层109、 第五绝缘层110、第五金属层111、第六绝缘层112以及第六金属层113。其 中，第一金属层103设置成螺旋状图案的螺旋电感，且其第一导线1031与 第二导线1032分别通过第一内连线区1041以及第二内连线区1042电连接 至第二金属层105，如图1的斜线区域所示，其中左侧斜线方块区为第一内 连线区1041、右侧斜线方块区为第二内连线区1042，而第一内连线区1041 的表面积长度(L)与导线的线宽(W)相等，并且，为了降低因集肤效应 (Skin Effect)所产生的寄生电阻值，第一金属层103的厚度会比其它金属 层厚，然而，由于第二金属层105的厚度并未进行加厚处理，因此当导线的 绕线圈数增加时，寄生电阻值将会随之升高而使质量因素降低，进而影响电 路信号质量。
综上所述，因此急需一种具有高质量因素的螺旋电感，以解决已知技术 的缺陷。
发明内容
本发明的主要目的是提供一种具有高质量因素的集成电路螺旋电感，其 通过内连线并联螺旋电感层的下层金属层，以降低螺旋电感的寄生电阻值，
进而达到提高电感质量因素的效果。
本发明的次要目的是提供一种具有高质量因素的集成电路螺旋电感，其 通过增加螺旋电感层与其下层金属层之间的内连线接触面表面积，来降低螺 旋电感的寄生电阻值，进而提高电感质量因素。
本发明的次要目的是提供一种具有高质量因素的集成电路螺旋电感，其 在螺旋电感层下方形成未与该螺旋电感层的相邻下层金属连接的内连线区， 通过增加螺旋电感层的截面积来降低螺旋电感的寄生电阻值进而提高电感 质量因素。
鉴于上述目的，本发明提供一种具有高质量因素的集成电路螺旋电感， 其通过半导体工艺在半导体基材上形成至少四层交错堆叠排列的绝缘层及 金属层，所述金属层以最上层的第一金属层厚度最厚，该第一金属层设置成 螺旋状图案的螺旋电感，且至少具有一第一导线与一第二导线，所述两导线 分别通过第一内连线区与第二内连线区而电连接至下方相邻的第二金属层， 其中该第二金属层与其下方相邻的第三金属层通过第三内连线区并联连接。
优选地，该半导体工艺可选用CMOS工艺、BiCMOS工艺、SiGe工艺 以及GaAs工艺其中之一；而该半导体基材可选择硅、砷化镓以及硅化锗其 中之一；且该绝缘层材质为二氧化硅以及氮化硅其中之一。优选地，该螺旋 状图案的螺旋电感组件为圆形、方形以及八角形其中之一。
优选地，该第一内连线区的表面积长度大于该第一导线的线宽。
优选地，该第一金属层下方还包括未与该第二金属层电连接的第四内连 线区。
鉴于上述目的，本发明提供一种具有高质量因素的集成电路螺旋电感， 通过半导体工艺在半导体基材上形成至少五层交错堆叠排列的绝缘层及金 属层，所述金属层以最上层的第一金属层厚度最厚，该第一金属层设置成第 一螺旋状图案的螺旋电感，且至少具有一第一导线以及一第二导线，其中， 该第一金属层下方相邻的第二金属层设置成与该第一螺旋状图案相同的第 二螺旋状图案，且至少具有一第三导线与一第四导线，又该第一导线以及该 第二导线通过第一内连线区而与该第三导线以及该第四导线并联连接，而该 第三导线以及该第四导线分别通过第二内连线区以及第三内连线区而电连 接至下方相邻的第三金属层，且该第三金属层通过第四内连线区并联连接于
其下方相邻的第四金属层。
优选地，该半导体工艺可选用CMOS工艺、BiCMOS工艺、SiGe工艺 以及GaAs工艺其中之一；而该半导体基材可选择硅、砷化镓以及硅化锗其 中之一；且该绝缘层材质为二氧化硅以及氮化硅其中之一。
优选地，该螺旋状图案的螺旋电感组件为圆形、方形以及八角形其中之
优选地，该该第二内连线区的表面积长度大于该第三导线的线宽。' 优选地，该第二金属层下方还包括未与该第三金属层电连接的第五内连线区。
图1是已知应用于射频集成电路的螺旋电感俯视示意图。 图2是沿图1中a-a'线的剖面图。
图3是本发明第一较佳实施例的俯视示意图。
图4是沿图3中a-a'线的剖面图。
图5是本发明第二较佳实施例的俯视示意图。
图6是沿图5中a-a'线的剖面图。
图7是沿图6中b-b'线的剖面图。
其中，附图标记说明如下
1 射频集成电路
101 基材
102 第一绝缘层
103 第一金属层
1031 第一导线
1032 第二导线
104 第二绝缘层
1041 第一内连线区
1042 第二内连线区
105 第二金属层
106 第三绝缘层
107 第三金属层
109 第四金属层
110 第五绝缘层
111 第五金属层
112 第六绝缘层
113 第六金属层
2 射频集成电路
201 硅基材
202 第一绝缘层
203 第一金属层
2031 第一导线
2032 第二导线
204 第二绝缘层
2041 第一内连线区
2042 第二内连线区
205 第二金属层
206 第三绝缘层 2061 第三内连线区
207 第三金属层
208 第四绝缘层 2081 第四内连线区
209 第四金属层
210 第五绝缘层
211 第五金属层
212 第六绝缘层
213 第六金属层
3 射频集成电路
301 硅基材
302 第一绝缘层
303 第一金属层
3031第一导线
3032第二导线
304第二绝缘层
3041第一内连线区
305第一金属层
3051第三导线
3052第四导线
306第三绝缘层
3061第二内连线区
3062第三内连线区
3063第五内连线区
307
308第四绝缘层
3081第四内连线区
309第四金属层
310第五绝缘层
311第五金属层
312第六绝缘层
313第六金属层
具体实施例方式
为更进一步了解本发明的特征、目的及功能，参照图示详细说明如下
请参阅图3以及图4所示，图3是本发明第一较佳实施例的俯视示意图， 图4是沿图3中a-a'线的剖面图。对于射频集成电路2的标准工艺而言，其 在硅基材201上形成六层互相交错的二氧化硅绝缘层与金属层，由上而下依 次为第一绝缘层202、第一金属层203、第二绝缘层204、第二金属层205、 第三绝缘层206、第三金属层207、第四绝缘层208、第四金属层209、第五 绝缘层210、第五金属层211、第六绝缘层212、第六金属层213以及硅基材 201。其中，位于最上层的第一金属层203与第一绝缘层202位于同一层中， 且该第一金属层203厚度较其它层为厚，并利用第一导线2031与第二导线
2032而设置成一螺旋状图案的螺旋电感，所述两导线下方的第二绝缘层204 开设有多个导通孔，可用于形成第一内连线区2041与第二内连线区2042， 并通过所述两内连线区而分别将所述两导线桥接至第二金属层205，以避免 短路情况发生，同时为了降低螺旋电感的寄生电阻值，因此可在第二金属层 205与第三金属层207之间的第三绝缘层206开设多个导通孔以形成第三内 连线区2061，并利用第三内连线区2061将第二金属层205并联连接于第三
金属层207，由于并联结构可使金属层厚度加厚，因此可有效降低螺旋电感 的寄生电阻值进而提高电感质量因素。此外，如图3左侧的斜线方块区所示， 第一内连线区2031的表面积长度(Ll)大于该第一导线2031线宽(Wl)， 因此，即可通过增加第一导线2031与第二金属层205的接触面表面积而达 成降低螺旋电感寄生电阻值的目的。而第一金属层203下方未与第二金属205 层电连接之处，可再在第二绝缘层204形成第四内连线区2031，以增加第一 金属层203的截面积并获得降低螺旋电感寄生电阻值的效果。
请参阅图5、图6以及图7所示，其中图5是本发明螺旋电感第二较佳 实施例的俯视示意图、图6是沿图五中a-a'线的剖面图、图7是沿图6中b-b' 线的剖面图。
在本实施例中，同样以射频集成电路3的标准工艺作说明，射频集成电 路3的结构由上而下观之，依次为第一绝缘层302、第一金属层303、第二 绝缘层304、第二金属层305、第三绝缘层306、第三金属层307、第四绝缘 层308、第四金属层309、第五绝缘层310、第五金属层311、第六绝缘层312、 第六金属层313以及硅基材301，同样地，第一金属层303厚度仍较其它层 为厚，且利用第一导线3031与第二导线3032设置成一螺旋状图案的螺旋电 感，而第二金属层305利用第三导线3051与第四导线3052设置成与第一金 属层303相同的螺旋状图案。此外，第一、第二导线下方的第二绝缘层304 开设有多个导通孔，可用于形成第一内连线区3041以便将第一、第二导线 并联连接至第二金属层305的第三、第四导线，由于此并联结构增加了金属 层厚度，因此可有效降低螺旋电感的寄生电阻值。
第三、第四导线段下方的第三绝缘层306开设有多个导通孔，可用于形 成第二内连线区3061以及第三内连线区3062，并通过所述两内连线区而分 别将第三、第四导线桥接至第三金属层307，以避免短路情况发生，并且， 为了降低螺旋电感的寄生电阻值，可再次利用并联结构降低寄生电阻值的原
理而将第四绝缘层308开设多个导通孔以形成第四内连线区3081，并利用第 四内连线区3081并联连接第三金属层307与第四金属层309。此外，如图7 左侧斜线方块区所示，第二内连线区3061的表面积长度(L2)大于第三导 线3051线宽(W2)，因此，即可通过增加第三导线3051与第三金属层307 的接触面表面积而达成降低螺旋电感寄生电阻值的目的。而第二金属层305 下方未与第三金属层307电连接之处，可再形成第五内连线区3063，以增加 第二金属层305的截面积并获得降低螺旋电感寄生电阻值的效果。
上述实施例以在硅基材上形成方型螺旋电感作说明，但实际应用时，螺 旋电感的形状并不以此为限，其它种类的螺旋状图案，例如圆形或八角形等 皆可应用于本发明，此外，基材的选择除了硅之外，也可采用砷化镓、硅化 锗或其它半导体基材，而绝缘层材料的选择除了二氧化硅之外，也可用氮化 硅或其它绝缘材料代替，至于形成上述集成电路所采用的半导体工艺技术， 可依据基材或实际需求而选择CMOS工艺、BiCMOS工艺、SiGe工艺以及 GaAs工艺其中之一。由于此部分皆为已知技术，故而不再赘述。
以上所述，仅为本发明的较佳实施例，并非用以限定本发明的实施范围， 依本发明权利要求所作的均等变化与修饰，仍将不失本发明的要义所在，也 不脱离本发明的精神和范围，均应视为本发明的进一步实施状况。
权利要求
1.一种具有高质量因素的集成电路螺旋电感，通过半导体工艺在半导体基材上形成至少四层交错堆叠排列的绝缘层及金属层，所述金属层以最上层的第一金属层厚度最厚，该第一金属层设置成螺旋状图案的螺旋电感，且至少具有一第一导线与一第二导线，所述两导线分别通过第一内连线区与第二内连线区而电连接至下方相邻的第二金属层，其特征在于该第二金属层通过第三内连线区并联连接于其下方相邻的第三金属层。
2. 如权利要求1所述的具有高质量因素的集成电路螺旋电感，其特征在于，该半导体工艺为CMOS工艺、BiCMOS工艺、SiGe工艺以及GaAs工艺 其中之一。
3. 如权利要求1所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该半导体基材为硅、砷化镓以及硅化锗其中之一。
4. 如权利要求1所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该螺旋状图案的螺旋电感组件为圆形、方形以及八角形其中之一。
5. 如权利要求1所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该第一内连线区的表面积长度大于该第一导线的线宽。
6. 如权利要求1所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该第一金属层下方还包括未与该第二金属层电连接的第四内连线区。
7. —种具有高质量因素的集成电路螺旋电感，通过半导体工艺在一半导 体基材上形成至少五层交错堆叠排列的绝缘层及金属层，所述金属层以最上 层的第一金属层厚度最厚，该第一金属层设置成第一螺旋状图案的螺旋电 感，且至少具有一第一导线以及一第二导线，其特征在于该第一金属层下 方相邻的第二金属层设置成与该第一螺旋状图案相同的第二螺旋状图案，且 至少具有一第三导线与一第四导线，又该第一导线以及该第二导线通过第一 内连线区而并联连接于该第三导线以及该第四导线，而该第三导线以及该第 四导线分别通过第二内连线区以及第三内连线区而电连接至下方相邻的第 三金属层，且该第三金属层通过第四内连线并联连接于其下方相邻的第四金 属层。
8. 如权利要求7所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该半导体工艺为CMOS工艺、BiCMOS工艺、SiGe工艺以及GaAs工艺 其中之一-。
9. 如权利要求7所述的具有高质量因素的集成电路螺旋电感，其特征在 于，该半导体基材为硅、砷化镓以及硅化锗其中之一。
10. 如权利要求7所述的具有高质量因素的集成电路螺旋电感，其特征在于，该螺旋状的螺旋电感组件为圆形、方形以及八角形其中之一。
11. 如权利要求7所述的具有高质量因素的集成电路螺旋电感，其特征在于，该第二内连线区的表面积长度大于该第三导线的线宽。
12. 如权利要求7所述的具有高质量因素的集成电路螺旋电感，其特 征在于，该第二金属层下方还包括未与该第三金属层电连接的第五内连 线区。
全文摘要
一种具有高质量因素的集成电路螺旋电感，其通过半导体工艺在半导体基材上形成至少四层交错堆叠排列的绝缘层及金属层，所述金属层以最上层的第一金属层厚度最厚，该第一金属层设置成螺旋状图案的螺旋电感，且至少具有一第一导线与一第二导线，所述两导线分别通过第一与第二内连线区而电连接至下方相邻的第二金属层，其中该第二金属层与其下方相邻的第三金属层通过第三内连线区并联连接。该集成电路螺旋电感通过内连线并联于螺旋电感层的下层金属层，增加螺旋电感层与其下层金属层间的内连线接触面表面积，及增加螺旋电感层的截面积，三种方式来降低螺旋电感的寄生电阻值，进而提高电感质量因素。
文档编号H01F17/00GK101106129SQ20061010635
公开日2008年1月16日 申请日期2006年7月14日 优先权日2006年7月14日
发明者黄咏胜 申请人:盛群半导体股份有限公司