专利名称：突起的硅光电二极管的制作方法
技术领域：
本发明涉及图像传感器，更具体地讲，本发明涉及一种采用如此像素的图像传感器，该像素具有突出半导体基体平面上方的光电二极管。
背景技术：
图像传感器已经变得无处不在，它们被广泛地用于数字照相机、便携式电话、保密照相机、医疗器械、汽车和其它应用场合。制造图像传感器的技术、特别是CMOS(互补型金属氧化半导体)图像传感器持续地快速发展。例如，高分辨率和低能耗的要求促进了图像传感器的进一步的小型化及集成。
可能是由于图像传感器的极端小型化和集成的缘故，CMOS和CCD图像传感器都出现了各种问题。一个严重问题是在光电二极管/传输门电路界面处的势垒和/或势阱(well potential profiles)的出现。这些势垒和/或势阱可能会阻碍电荷的全部传输，并引起图像传感器中的图像出现假象。换句话说，残留在光电二极管内(或者更宽泛地讲，在光敏器件内)的电子在光电二极管信号被读取以后，将会引起图像滞后。如果电子残留在光电二极管内，这些电子的电荷可能会在下一个读取循环中作为不需要的“旧”信号而被读取，其后果是“旧”场景的幻象(ghost image)出现在新图像中。
在许多图像传感器中，采用的是称为PIN型(pinned)或埋入的(burried)的光电二极管结构，因为其具有低噪声的性能。在这种光电二极管结构中，在邻近传输门电路的光电二极管的表面上或表面下，植入P+层。而N-层则被较深地植入到硅基体中。这是存储远离表面区域的电荷的埋入层(buried 1ayer)，从而，远离硅基体表面的缺陷。P+层的目的是提供一种具有较大存储电容的光电二极管，并钝化光电二极管表面的缺陷。
但这种类型的光电二极管存在图像滞后的问题，还存在将N-层(阱)链接到传输门电路的问题。N-层被埋在表面以下，因此，将这一区域链接到位于硅表面的表面沟道传输门电路，存在一些困难。
发明内容
本发明的目的是克服上述现有技术中的不足。
为实现上述发明目的，一方面，本发明提供了一种PIN型光电二极管，该PIN型光电二极管包括一形成在一半导体基体的P-型区域内的N-区域，该半导体基体具有一上表面；以及一形成在半导体基体的上表面的外延硅层。
其中，半导体基体可以为硅基体；外延硅层可以为P-型；外延硅层可以被P+植入物掺杂；外延硅层的厚度可以在100到2000埃之间；外延硅层的P+掺杂物浓度可以在1E13离子/每平方厘米到1E15离子/每平方厘米之间；而且，外延硅层可以是被就地掺杂的；外延硅层被非晶硅层或多晶硅层取代。
其中，PIN型光电二极管为一像素的一部分，该像素进一步包括(1)一设在PIN型光电二极管与一参考电压之间的复位晶体管；以及(2)一被PIN型光电二极管控制的放大晶体管。
或者，该像素进一步包括(1)一设在PIN型光电二极管与一漂浮节点之间的传输晶体管，传输晶体管选择运作以将信号从PIN型光电二极管传输至漂浮节点；以及(2)一被漂浮节点控制的放大晶体管。
上述的像素还可以进一步包括一复位晶体管用以将漂浮节点恢复到一参考电压。
另外，PIN型光电二极管还可以是CMOS图像传感器或电荷耦合装置的一部分。
另一方面，本发明还提供了一种像素，其包括一PIN型光电二极管，PIN型光电二极管包括(i)一形成在一半导体基体的P-型区域内的N-区域，半导体基体具有一上表面；以及(ii)一形成在半导体基体的上表面的硅层，硅层为外延硅层、非晶硅层、或者多晶硅层；
一设在PIN型光电二极管与一漂浮节点之间的传输晶体管，传输晶体管选择运作以将信号从PIN型光电二极管传输至漂浮节点；一用以将漂浮节点恢复到一参考电压的复位晶体管；以及一被漂浮节点控制的放大晶体管。
再一方面，本发明提供了一种PIN型光电二极管，其包括一形成在一硅基体的N-型区域内的P-区域，该硅基体具有一上表面；以及一形成在半导体基体的上表面的硅层，硅层为外延硅层、非晶硅层、或者多晶硅层。其中，硅层可以为N-型；硅层可以被N+植入物掺杂。
又一方面，本发明提供了一种在P-型硅基体内形成光电二极管的方法，光电二极管包括在P-型硅基体内形成的N-区域，该方法包括向硅基体内植入N型掺杂物以形成N-区域；以及向N-区域上方的半导体基体的上表面上形成突起的硅层，硅层为外延硅层、非晶硅层、或者多晶硅层。
本发明的有益效果是采用突起的硅外延层，使得N-区域靠近硅基体的表面，增强了N-区域到传输门电路的链接性能；并且，钝化了光电二极管表面的缺陷；此外，还改善了图像滞后的性能问题。
图1是现有技术中四晶体管像素(4T)的剖面示意图，其详细地显示了形成在基体中的光电二极管。
图2-7是本发明制造光二极管和像素的方法的剖面示意图。
具体实施例方式
在下面的描述中，提供了许多特定细节，以便对本发明的具体实施方式
进行透彻的理解。但所属领域的熟练技术人员可以认识到，在没有这些具体细节中的一个或多个的情况下仍能实施本发明，或者采用其它方法、元件、材料等的情况下仍能实施本发明。另外，为了清楚地描述本发明的各种实施方案，因而对众所周知的结构、材料和操作没有示出或进行详细地描述。
在本发明的说明书中，提及“一实施方案”或“某一实施方案”时是指该实施方案所述的特定特征、结构或者特性至少包含在本发明的一个实施方案中。因而，在说明书各处所出现的“在一实施方案中”或“在某一实施方案中”并不一定指的是全部属于同一个实施方案；而且，特定的特征、结构或者特性可能以合适的方式结合到一个或多个的具体实施方案中。
图1显示了采用四个晶体管的现有技术的有源像素的剖视图。在本领域中即为4T有源像素。然而，应当理解为本发明的光电二极管设计可以被用于任何类型的像素设计，包括但不限于3T、4T、5T、6T或其它设计。例如，在3T设计中，没有传输晶体管，而复位晶体管则被用于将PIN型光电二极管复位到参考电压。
此外，本发明的光电二极管设计还可用于CCD成像器。光电二极管也可以是部分PIN型光电二极管(partially pinned photodiode)。
光电二极管101，输出用来调整放大晶体管103的信号。放大晶体管103也被称为源极随偶晶体管。在该实施方案中，光电二极管101可以是PIN型光电二极管或者部分PIN型光电二极管。光电二极管101包括N-层115，N-层115是埋入的植入物。另外，在一实施方案中，在半导体基体102的表面形成浅的P+连接层(pinning layer)116。
需要指出的是，半导体基体102是p-型硅基体，但是在其它实施方案中可以是n-型硅基体。进一步地，在硅基体102的顶上和内部形成各种结构。比如，光电二极管101和漂浮节点107形成在硅基体102中。这些结构是通过使用掺杂物而形成在硅基体的表面以下。类似地，场氧化层或浅沟槽隔离(shallow trench isolations)结构也形成在硅基体的上表面(或表面)上或者上表面(或表面)以下。
相反地，其它结构，比如门电路氧化层108、传输门电路106、传输晶体管105以及复位晶体管113则形成在硅基体102的顶部上，并且是位于硅基体的上表面上或者上表面的上方。
传输晶体管105用于将光电二极管101输出的信号传输到漂浮节点107(N+掺杂的)，漂浮节点107邻近传输晶体管105的门电路。传输晶体管105由传输门电路106控制。传输晶体管105在传输门电路106下面还具有门电路氧化层108。
使用时，在积分周期(也称为曝光周期或者积聚周期)内，光电二极管101储备电荷，这些电荷存储在N-层115内。积分周期后，传输晶体管105开启，并将存储在光电二极管101的N-层115内的电荷传输至漂浮节点107。当信号已经被传输到漂浮节点107后，传输门电路105被再次关闭，以便下一次积分周期的开始。
漂浮节点107上的信号随后用于调整放大晶体管103。最后，地址晶体管109被用以定位像素，并选择性向列位线111上读出信号。通过列位线111读取信号以后，复位晶体管113将漂浮节点107复位到一参考电压。在一实施方案中，该参考电压为Vdd。
如图1所示，N-层115通过窄颈区118链接到传输晶体管105。如上面所启示的，对于从传输晶体管105下面的N-层115向漂浮节点107的信号传输来说，窄颈区118不是太理想的。
请参照图2，其显示了半导体基体102。在一实施方案中，半导体基体102是硅基体。标准隔离203，如LOCOS(硅的局部氧化)场氧化层或者浅沟槽隔离(简称STI)，在半导体基体102内界定了有源区域。在图2中，STI用作像素的隔离，但是其它类型的隔离也是有效的。这意味着尽管为了说明只使用了一种类型的隔离，但在许多实施方案中，环绕像素的边界可以是LOCOS场氧化层，或者是完全不同的其它类型的隔离。在一实施方案中，STI带有P-型场植入物衬里。
仍参照图2，沉积并蚀刻晶体管门电路堆栈(transistor gate stack)，以便形成门电路氧化物/多晶硅导体/门电路绝缘体的堆栈。在一实施方案中，晶体管门电路堆栈是采用传统的半导体工艺方法，通过相对薄的门电路氧化层的沉积或者生长而形成的，如热生长或者化学气相沉积。接下来，导电层如多晶硅层，被沉积在门电路氧化层的上方。该多晶硅层(当被定型(patterned)、蚀刻、以及可能的掺杂时)将作为各种晶体管如传输晶体管105或复位晶体管113的门电路。随后，在一实施方案中，绝缘体层(如氧化物或者氮化物)被沉积在导电层上方。
当这三层沉积以后，该堆栈被定型和蚀刻，得到如图2所示的门电路堆栈结构。这两个结构最终将形成传输门电路206和复位晶体管113的门电路。但是，与现有技术不同，相对浅的N-层201形成在硅基体102中并位于传输门电路206和隔离区203之间。在一实施方案中，浅N-层201的深度一般在100-1000埃量级上，更具体地，是在200-800埃之间。因此，不同于一般的埋入光电二极管工艺方法，这种N-层201是通过靠近表面的植入物形成的。另外，如图2所示，表面P+连接层没有形成到硅基体102中。
请参照图3，随后在硅基体102的表面上方、隔离203的表面上方以及门电路堆栈上方，沉积薄的绝缘体层301。另外，形成薄的绝缘体层301以后，沉积和定型光刻胶层303。定型模版使光电二极管的和传输门电路的一部分的上方区域没有被遮盖，从而可以随后形成侧壁隔片(sidewall spacer)401。
请参照图4，采用光刻胶303作为掩模(mask)，蚀刻暴露的沉积绝缘体301。这样，可在传输门电路邻近光电二极管的一侧形成侧壁隔片401。侧壁隔片401用于保护门电路导体。需要指出的是，沉积绝缘体301的可以在50到1000埃之间，在一实施方案中，其厚度在100到500埃之间。
请参照图5，随后在光电二极管区域的上方选择性地生成外延硅层(epitaxial silicon layer)501；通过蚀刻薄的绝缘体层301，该光电二极管区域的上方被敞开，以暴露出下面的硅基体。一般地，外延硅层501是形成在硅基体的那些暴露的、且没有被绝缘体层保护的区域的上方，此处的绝缘体层是指侧壁隔片401、薄的绝缘体层301或门电路堆栈的门电路绝缘体层。可以采用外延硅生长的传统工艺，来形成外延硅层501生成。
尽管图3-5显示了一种在硅基体表面上方形成突起硅结构的方法，但是本领域的技术人员可以理解，完全可以利用其它的方法和工艺，在光电二极管区域上方形成硅“孤岛”(island)。因而，本发明涵盖了所有的形成这样的突起硅结构的方法。特别地，可能在非选择性工艺(敷层工艺(blanket process))中形成该外延硅层。但是，那样的话，无论什么情况下，都必须增加掩模，以从非光电二极管区域移除非选择性的外延硅、非选择性的非晶硅、或者非选择性的多晶硅。从而，非晶硅或多晶硅可以被用作突起的硅层。当为n-沟道晶体管时，光电二极管集电极是n-型的并且突起的硅结构将是p-型的。这种p-型掺杂可以通过采用乙硼烷(B2H6)或者三氯化硼(BCl3)就地掺杂非晶来完成，或者在沉积后通过p-型离子植入(ion implantation)来完成。
这样，当为采用N-沟道晶体管的CMOS图像传感器时，外延硅层501被P-型掺杂物掺杂成1E14离子/立方厘米到1E16离子/立方厘米的浓度。P-型掺杂物可以是例如硼；但可以理解，也可以采用其它的P-型掺杂物。
在一实施方案中，外延硅层501的厚度在100到2000埃之间。如图6所示，采用B11、BF2或者铟，随后将外延硅层501的表面植入达到P+掺杂物水平。P+剂量在4E12离子/平方厘米到1E15离子/平方厘米之间，或者在一实施方案中是在1E13离子/平方厘米到1E14离子/平方厘米之间。
如果采用BF2，P+植入能在5到100千电子伏(kev)之间。在图6中，对外延硅层501的P+植入采用掩模进行。但是，若剩下的薄绝缘体层301足够厚，P+外植入(epi implant)一般是足够浅的，从而可以不使用光刻胶而进行P+植入。
需要指出的是，P-阱701可以在外延硅层501沉积后植入。可以进行几个P-阱植入，使得光电二极管的P+表面区域被链接到如图7中所示的P-阱701。例如，假设外延硅层厚度是500埃，180keV、1E13B11的P-阱可以与图1及图7所示的场植入有效地结合。
可以理解，P-阱植入的细节强烈地依赖于晶体管性能需求、场Vt(阈值电压)需求、多晶硅厚度、P-阱植入步骤前晶体管门电路上方的最终绝缘体厚度、以及外延硅层501的厚度。
作为离子植入的一种可选择的方式，外延硅层501可以被采用炉内步骤(furnace step)掺杂到P+，其中外延硅层501被暴露在含有硼的环境中，如B2H6或者BCl3。另一种可供选择的方式是，外延硅层可以在沉积过程中，使用B2H6或者BCl3被就地掺杂到P+平面。
请重新参照图7，当光刻胶被移除后，所得的结构是N-层在或靠近硅基体的上表面的PIN型二极管，从而其到传输门电路的链接得以增强。随后，其被“埋入”，不是通过深深地植入到硅基体中，而是通过采用位于其上面的外延硅沉积的覆盖，一般被P+掺杂物掺杂。
需要指出的是，上面的描述是针对n-沟道晶体管。但是，掺杂类型可以颠倒，如p-沟道晶体管可以和在n-型区域形成p-型集电极的光电二极管一起使用。然后，N+连接层(外延层)形成在光电二极管表面上。
上述内容应理解为这里所介绍的本发明的具体实施方案只是为了描述本发明，但是在不偏离本发明宗旨与范围的情况下，可以进行各种改进和变换。因此，除权利要求之外，本发明不受其它内容的限制。
权利要求
1.一种PIN型光电二极管，其包括一形成在一半导体基体的P-型区域内的N-区域，所述的半导体基体具有一上表面；以及一形成在所述半导体基体的上表面的外延硅层。
2.如权利要求1所述的PIN型光电二极管，其中，所述的半导体基体为硅基体。
3.如权利要求1所述的PIN型光电二极管，其中，所述的外延硅层为P-型。
4.如权利要求1所述的PIN型光电二极管，其中，所述的外延硅层被P+植入物掺杂。
5.如权利要求1所述的PIN型光电二极管，其中，所述的外延硅层的厚度在100到2000埃之间。
6.如权利要求1所述的PIN型光电二极管，其中，所述外延硅层的P+掺杂物浓度在1E13离子/每平方厘米到1E15离子/每平方厘米之间。
7.如权利要求1所述的PIN型光电二极管，其中，所述的外延硅层是被就地掺杂的。
8.如权利要求1所述的PIN型光电二极管，其中，所述的PIN型光电二极管为一像素的一部分，所述的像素进一步包括(1)一设在所述PIN型光电二极管与一参考电压之间的复位晶体管；以及(2)一被所述PIN型光电二极管控制的放大晶体管。
9.如权利要求1所述的PIN型光电二极管，其中，所述的PIN型光电二极管为一像素的一部分，所述的像素进一步包括(1)一设在所述PIN型光电二极管与一漂浮节点之间的传输晶体管，所述传输晶体管选择性地将信号从所述PIN型光电二极管传输至所述漂浮节点，以及(2)一被所述漂浮节点控制的放大晶体管。
10.如权利要求9所述的PIN型光电二极管，其中，所述的像素进一步包括一用以将所述漂浮节点恢复到一参考电压的复位晶体管。
11.如权利要求9所述的PIN型光电二极管，其中，所述的PIN型光电二极管是CMOS图像传感器或电荷耦合装置的一部分。
12.如权利要求1所述的PIN型光电二极管，其中，所述的外延硅层被非晶硅层或多晶硅层代替。
13.一种像素，其包括一PIN型光电二极管，该PIN型光电二极管包括(i)一形成在一半导体基体的P-型区域内的N-区域，所述的半导体基体具有一上表面；以及(ii)一形成在所述半导体基体的上表面的硅层，所述硅层为外延硅层、非晶硅层或多晶硅层；一设在所述PIN型光电二极管与一漂浮节点之间的传输晶体管，所述传输晶体管选择性地将信号从所述PIN型光电二极管传输至所述漂浮节点；一用以将所述漂浮节点恢复到一参考电压的复位晶体管；以及一被所述漂浮节点控制的放大晶体管。
14.如权利要求13所述的像素，其中，所述的半导体基体为硅基体。
15.如权利要求13所述的像素，其中，所述的硅层为P-型。
16.如权利要求13所述的像素，其中，所述的硅层被P+植入物掺杂。
17.一种PIN型光电二极管，其包括一形成在一硅基体的N-型区域内的P-区域，所述的硅基体具有一上表面；以及一形成在所述半导体基体的上表面的硅层，所述的硅层为外延硅层、非晶硅层或多晶硅层。
18.如权利要求17所述的PIN型光电二极管，其中，所述的硅层为N-型。
19.如权利要求17所述的PIN型光电二极管，其中，所述的硅层被N+植入物掺杂。
20.一种在P-型硅基体内形成光电二极管的方法，所述光电二极管包括在P-型硅基体内形成的N-区域，该方法包括向所述硅基体内植入N型掺杂物以形成所述N-区域；以及在所述N-区域上方的半导体基体的上表面上形成突起的硅层，所述硅层为外延硅层、非晶硅层或多晶硅层。
21.如权利要求20所述的方法，其中，所述的外延硅层为P-型。
全文摘要
本发明提供了一种PIN型光电二极管，其包括用作钝化层的突起的硅外延层。这使得N
文档编号H01L27/146GK1941423SQ20061010855
公开日2007年4月4日 申请日期2006年7月21日 优先权日2005年7月21日
发明者霍华德·E·罗德斯 申请人:豪威科技有限公司